特許

J-GLOBAL ID：200903019170853120

半導体集積回路装置

発明者： 杉尾 賢一郎
出願人/特許権者： 株式会社沖マイクロデザイン宮崎 ,  沖電気工業株式会社
代理人 (1件)： 柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平5-255424
公開番号（公開出願番号）：特開平7-111084
出願日： 1993年10月13日
公開日（公表日）： 1995年04月25日
要約：

【要約】【目的】 ワード線ドライバを有する半導体集積回路装置において、素子数の減少と動作スピードの向上を図る。【構成】 第1のデコード信号Aが入力するレベルシフタ40の出力で、直列接続されたPMOS51-1とNMOS52-1とのゲートを制御する回路において、第1のデコード信号Aでゲートを制御するNMOS53-1がPMOS51-1に並列に接続されている。

請求項（抜粋）：

複数のワード線及びビット線の交差箇所にメモリセルが接続され、そのメモリセルがマトリクス状に配列されたメモリアレイと、アドレスをデコードして第1のデコード信号を出力するアドレスデコーダと、第1の電源電圧を昇圧して昇圧電圧を生成し、前記アドレスに基づき選択動作によって第2のデコード信号を出力する昇圧手段と、前記第1及び第2のデコード信号に基づき、前記ワード線を選択的に駆動するワード線ドライバとを、備えた半導体集積回路装置において、前記ワード線ドライバは、前記昇圧電圧をラッチして該昇圧電圧を出力するラッチ回路、及び前記第1のデコード信号に基づき該ラッチ回路の出力を第2の電源電圧へプルダウンするスイッチ手段を有するレベルシフタと、前記第2のデコード信号が入力する第1の電極と前記ワード線に接続された第2の電極との導通状態を前記レベルシフタの出力で制御する第1のトランジスタ、前記ワード線に接続された第1の電極と前記第2の電源電圧に接続された第2の電極との導通状態を該第1のトランジスタに対して相補的に前記レベルシフタの出力で制御する第2のトランジスタ、前記第2のデコード信号が入力する第1の電極と前記ワード線に接続された第2の電極との導通状態を前記第1のデコード信号で制御する第3のトランジスタをそれぞれ有する複数の出力部とを、備えたことを特徴とする半導体集積回路装置。