特許

J-GLOBAL ID：200903019176201949

半導体装置ならびにその製造方法および製造装置

発明者： 國友 正人 ,  飯島 晋平
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-173607
公開番号（公開出願番号）：特開2000-012796
出願日： 1998年06月19日
公開日（公表日）： 2000年01月14日
要約：

【要約】【課題】 耐熱性を有するとともに、リーク電流が少なく絶縁耐圧の高い容量絶縁膜を実現する。【解決手段】 半導体基板1の主面上に形成されたメモリセル選択用MISFETQsに直列に接続され、ルテニウム膜からなる下部電極54、容量絶縁膜61および窒化チタン膜からなる上部電極62を備えた情報蓄積用容量素子Cで構成されるメモリセルを有するDRAMを含む半導体装置であって、容量絶縁膜61を、10nm以下の膜厚の結晶化酸化タンタル膜56、58の2層が積層された積層膜とし、容量絶縁膜61の膜厚を10〜40nmとする。

請求項（抜粋）：

半導体からなる基板または半導体層をその表面に有する基板と、前記基板の主面に形成されたメモリセル選択用MISFETと、前記メモリセル選択用MISFETのソースまたはドレインとして機能する半導体領域に電気的に接続された第1電極、前記第1電極に対向して形成された第2電極および前記第1、第2電極の間に挟まれた容量絶縁膜で構成される情報蓄積用容量素子とを有する半導体装置であって、前記容量絶縁膜は、多結晶構造を有する金属酸化膜が2層以上形成された積層膜を含むものであることを特徴とする半導体装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

Fターム (17件)：

5F083AD21 ,  5F083AD24 ,  5F083AD42 ,  5F083AD48 ,  5F083GA06 ,  5F083JA06 ,  5F083JA40 ,  5F083JA43 ,  5F083KA05 ,  5F083LA12 ,  5F083MA06 ,  5F083MA17 ,  5F083PR03 ,  5F083PR05 ,  5F083PR21 ,  5F083PR36 ,  5F083PR40