特許
J-GLOBAL ID：200903019287191756
CMOS回路間の電源分割制御方式
発明者：
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出願人/特許権者：
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代理人 (1件)：
岡田 守弘
公報種別：公開公報
出願番号（国際出願番号）：特願平4-168693
公開番号（公開出願番号）：特開平6-012152
出願日： 1992年06月26日
公開日（公表日）： 1994年01月21日
要約：
【要約】【目的】 本発明は、CMOS回路間の電源を分割して制御する電源分割制御方式に関し、CMOS回路を分割して電源を供給する際に、最小限のハード量の増大に抑えると共に低消費電力の回路構成によってラッチアップを防止することを目的とする。【構成】 信号出力タイミング制御部21を設けた信号出力側回路2と、この信号出力側回路2からの信号について、プルダウン抵抗Rを接続した信号線を介して入力する信号入力側回路1とを備え、電源切断の指示に対応して、信号出力タイミング制御部21が信号出力側回路2の信号線への出力をフローティング状態にし、プルダウン抵抗Rによって当該信号線をLレベルにした信号を信号入力側回路1に入力した状態で、信号入力側回路1の電源を切断するように構成する。
請求項（抜粋）：
CMOS回路間の電源を分割して制御する電源分割制御方式において、信号出力タイミング制御部(21)を設けた信号出力側回路(2)と、この信号出力側回路(2)からの信号について、プルダウン抵抗Rを接続した信号線を介して入力する信号入力側回路(1)とを備え、電源切断の指示に対応して、上記信号出力タイミング制御部(21)が信号出力側回路(2)の信号線への出力をフローティング状態にし、上記プルダウン抵抗Rによって当該信号線をLレベルにした信号を上記信号入力側回路(1)に入力した状態で、信号入力側回路(1)の電源を切断するように構成したことを特徴とするCMOS回路間の電源分割制御方式。
IPC (2件)：
FI (2件)：
G06F 1/00 334 G
, G06F 1/00 332 B
