特許

J-GLOBAL ID：200903019309211985

半導体メモリ装置の製造方法

発明者： 崔 永帝 ,  鄭 泰榮 ,  朴 鍾佑 ,  金 榮畢
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平5-309548
公開番号（公開出願番号）：特開平6-224388
出願日： 1993年12月09日
公開日（公表日）： 1994年08月12日
要約：

【要約】【目的】 二重フィン構造のストレージ電極を有するキャパシタを具備する半導体メモリ装置の製造方法を提供する。【構成】 導電層よりなる二重フィンの間に厚く平坦化された湿式蝕刻の可能な物質を適用しストレージ電極を形成する。これにより、従来のフィン構造で段差不良に基づく写真蝕刻工程の難しさが解決される。又、蝕刻速度の速い薄い高温酸化膜を適用しストレージ電極を形成する。従って、トポグラフィー特性が向上され、ストレージ電極の損傷が減少する。

請求項（抜粋）：

表面領域にトランジスタの形成された半導体基板の全面に第1絶縁層と第1導電層を順に形成する段階と、前記第1導電層の全面に湿式蝕刻の可能な第1物質層を平坦に形成する段階と、前記第1物質層の特定部分で前記半導体基板が露出されるようにコンタクトホールを形成する段階と、前記コンタクトホールを含んで前記第1物質層上に第2導電層を形成する段階と、前記第2導電層上に前記コンタクトホールを中心として一定の距離に至るフォトレジストパターンを形成する段階と、前記フォトレジストパターンを蝕刻マスクにしてその下部に形成された前記第2導電層を蝕刻する段階と、前記第2導電層の下部の第1物質層を湿式除去する段階と、前記フォトレジストパターンを蝕刻マスクにし第1物質層の下に形成された前記第1導電層を蝕刻し残存する前記第1、第2導電層で構成されるキャパシタのストレージ電極を形成する段階を具備してなることを特徴とする半導体メモリ装置の製造方法。

IPC (2件)：

H01L 27/108 ,  H01L 27/04

引用特許：

審査官引用 (3件)

• 特開平3-211767
  
• 特開平4-320369
  
• 特開平4-038867