特許

J-GLOBAL ID：200903019323069415

単一チップコントローラ-メモリ装置ならびに同装置を実現するのに適したメモリアーキテクチャおよび方法

発明者： ラオ, ジー.アール. モハン
出願人/特許権者： シーラス ロジック, インコーポレイテッド
代理人 (1件)： 山本 秀策
公報種別：公表公報
出願番号（国際出願番号）：特願平7-529176
公開番号（公開出願番号）：特表平9-508735
出願日： 1995年05月08日
公開日（公表日）： 1997年09月02日
要約：

【要約】処理デバイス(107)は、コントローラ(103)およびメモリ(104)を含む単一チップ上に配置されている。コントローラ(103)は、アドレスバス(202)およびデータバス(204)に接続されている。メモリ(103)は、独立にアドレシング可能なメモリセルの複数のブロック(200)を含み、それぞれのブロック(200)は、アドレスバス(202)に接続されており、データバス(204)に接続された選択された数の出力ラインを有する。コントローラ(103)は、アドレスバス(202)に示されたアドレスを介して、ブロック(200)のうち選択された一つのメモリセルの選択された数の位置にアクセスする。

請求項（抜粋）：

単一チップ上に配置された処理デバイスであって、 アドレスバスおよびデータバスに接続されたコントローラと、 複数の独立にアドレシング可能なメモリセルのブロックを備えており、それぞれの該ブロックは該アドレスバスに接続されており、該データバスに接続された選択された数の出力ラインを有しており、該コントローラは、該アドレスバス上に示されたアドレスを通じて選択された1つの該ブロックのうちの選択された数の該メモリセルを備えている位置にアクセスする、メモリと、を備えている処理デバイス。

IPC (6件)：

G06F 12/06 515 ,  G06F 12/16 310 ,  G09G 5/00 550 ,  G09G 5/36 530 ,  G11C 7/00 311 ,  G11C 29/00 301

FI (6件)：

G06F 12/06 515 Q ,  G06F 12/16 310 Q ,  G09G 5/00 550 M ,  G09G 5/36 530 D ,  G11C 7/00 311 F ,  G11C 29/00 301 B

引用特許：

審査官引用 (7件)

• 特開昭56-105398
  
• 特開昭64-082556
  
• 不揮発性メモリ回路
  公報種別：公開公報   出願番号：特願平3-192262   出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
• 特開平3-278257
  
• 特開平1-223699
  
• ビデオメモリ
  公報種別：公開公報   出願番号：特願平4-149454   出願人：株式会社東芝
• 特開昭62-103893