特許

J-GLOBAL ID：200903019330858760

半導体薄膜製造方法

発明者： 鈴木 朝実良
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 岩橋 文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-029234
公開番号（公開出願番号）：特開2003-234294
出願日： 2002年02月06日
公開日（公表日）： 2003年08月22日
要約：

【要約】【課題】 Si基板上への無転位で低欠陥な化合物半導体結晶のエピタキシャル成長を実現する。【解決手段】 使用するSi基板101を面方位が(001)で<011>方向へのオフ角が4°のものとしたうえで、Si上に積層する材料として90nm以下のAlGaP層102を積層しておき、さらにGaPNを機軸とするIII-V族化合物半導体103を積層しておき、その上に2種類以上のIII-V族化合物半導体層で構成された歪み補償へテロ構造層104を積層する。

請求項（抜粋）：

面方位が(001)で<011>方向へのオフ角が4°のSi基板によって構成される第一の半導体層上に、膜厚が90nm以下の化合物半導体層で構成される第二の半導体層を積層し、前記第二の半導体層上に積層され、前記第一の半導体層よりも格子定数が小さい化合物半導体層で構成される第三の半導体層を積層し、前記第三の半導体層上に積層され、少なくとも一種類以上の化合物半導体層によって構成されている第四の半導体層に第五の半導体層となる所望の化合物半導体層を積層することによってSi基板上に転移や欠陥のない所望の化合物半導体層を積層することを特徴とする半導体薄膜製造方法。

IPC (2件)：

H01L 21/205 ,  H01L 21/20

FI (2件)：

H01L 21/205 ,  H01L 21/20

Fターム (11件)：

5F045AA04 ,  5F045AB14 ,  5F045AB17 ,  5F045AB18 ,  5F045AB19 ,  5F045AF03 ,  5F045BB12 ,  5F045CA09 ,  5F045CB02 ,  5F045DA52 ,  5F052KA02