特許

J-GLOBAL ID：200903019350476286

半導体記憶装置

発明者： 鈴木 幸英 ,  田中 敦也 ,  高橋 勉 ,  鈴木 美知代 ,  荒井 公司 ,  井手 成八
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平10-356270
公開番号（公開出願番号）：特開2000-182391
出願日： 1998年12月15日
公開日（公表日）： 2000年06月30日
要約：

【要約】 (修正有)【課題】 多ビット構成で冗長ビット線を含み所定数ずつ同時に活性状態とされる複数のメモリアレイを具備のDRAM等のカラム救済確率を高める。【解決手段】 ビット線の救済アドレスを記憶し、アクセス時に際して供給のアクセスアドレスと比較照合して、両者の一致時に出力信号のヒット信号HIT00等を選択的に有効レベルとするアドレス比較回路と、上記救済アドレスが同時に活性状態のいずれの冗長ビット線に割り当てるかを記憶し、対応するヒット信号HIT00等の有効レベルを受けてその出力信号たるブロック選択信号BS000〜BS003等を選択的に有効レベルとするブロック選択回路とを含むY系冗長回路YRと、アクセスアドレスの所定ビットを所定の組み合わせで受ける。

請求項（抜粋）：

冗長ビット線をそれぞれ含み、共通のアドレス指定をもって所定数ずつ同時に活性状態とされる複数のメモリアレイを具備し、かつ、上記同時に活性状態とされる所定数のメモリアレイの冗長ビット線にそれぞれ異なる救済アドレスを割り当てうることを特徴とする半導体記憶装置。

IPC (5件)：

G11C 29/00 603 ,  G11C 11/401 ,  H01L 21/82 ,  H01L 27/108 ,  H01L 21/8242

FI (5件)：

G11C 29/00 603 F ,  G11C 11/34 362 H ,  G11C 11/34 371 D ,  H01L 21/82 R ,  H01L 27/10 691

Fターム (16件)：

5B024AA15 ,  5B024BA15 ,  5B024BA18 ,  5B024BA29 ,  5B024CA17 ,  5B024CA27 ,  5F064BB14 ,  5F083KA05 ,  5F083LA04 ,  5F083LA10 ,  5F083ZA10 ,  5L106AA01 ,  5L106AA15 ,  5L106CC04 ,  5L106CC17 ,  5L106CC22