特許
J-GLOBAL ID：200903019372106946
出力バッファ回路
発明者：
出願人/特許権者：
代理人 (1件)：
最上 健治
公報種別：公開公報
出願番号（国際出願番号）：特願平3-350448
公開番号（公開出願番号）：特開平5-167424
出願日： 1991年12月11日
公開日（公表日）： 1993年07月02日
要約：
【要約】【目的】 CMOS出力回路の貫通電流を低減し誤動作を防止できるようにした論理回路の出力バッファ回路を提供する。【構成】 P型MOSトランジスタ2のドレインとN型MOSトランジスタ1のドレインを共通接続して出力端子とし、P型MOSトランジスタ2のソースを電源に、N型MOSトランジスタ1のソースをグランドに接続したCMOS出力回路と、ドレインをグランドにゲートを入力端子にソースをN型MOSトランジスタ1のゲートにバックゲートをソースに接続したP型MOSトランジスタ4と、ドレインを電源にゲートを入力端子にソースをP型MOSトランジスタ2のゲートにバックゲートをソースに接続したN型MOSトランジスタ3と、入力端子とP型MOSトランジスタ2のゲート間に接続された抵抗5と、入力端子とN型MOSトランジスタ1のゲート間に接続された抵抗6とで出力バッファ回路を構成する。
請求項（抜粋）：
第1のP型MOSトランジスタのドレインと第1のN型MOSトランジスタのドレインを共通接続して出力端子とし、前記P型MOSトランジスタのソースを電源に、前記N型MOSトランジスタのソースをグランドに接続したCMOS出力回路と、ドレインをグランドにゲートを入力端子にソースを前記CMOS出力回路のN型MOSトランジスタのゲートにバックゲートをソースにそれぞれ接続した第2のP型MOSトランジスタと、ドレインを電源にゲートを入力端子にソースを前記CMOS出力回路のP型MOSトランジスタのゲートにバックゲートをソースにそれぞれ接続した第2のN型MOSトランジスタと、一端を入力端子に接続し他端を前記CMOS出力回路のP型MOSトランジスタのゲートに接続した第1の抵抗と、一端を入力端子に接続し他端を前記CMOS出力回路のN型MOSトランジスタのゲートに接続した第2の抵抗とで構成したことを特徴とする出力バッファ回路。
IPC (3件)：
H03K 19/0175
, H03K 17/16
, H03K 17/687
H03K 19/00 101 F
, H03K 17/687 F
