特許

J-GLOBAL ID：200903019372700520

半導体装置及びその製造方法

発明者： 中山 和也 ,  田中 文悟 ,  佐藤 信幸
出願人/特許権者： 株式会社東芝
代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2003-026033
公開番号（公開出願番号）：特開2004-158813
出願日： 2003年02月03日
公開日（公表日）： 2004年06月03日
要約：

【課題】ユニットセルの微細化と高集積化を可能とした半導体装置を提供する。【解決手段】縦型トランジスタは、半導体基板と、この半導体基板上に形成された半導体層と、この半導体層に配列形成されて、それぞれストライプ状のゲート電極とソース層及びドレイン層とを有し、各ゲート電極を相互に連結するゲート配線を有する複数のユニットセルと、前記ゲート電極及びゲート配線を覆う絶縁膜上に形成されて前記各ユニットセルのソース層及びドレイン層の一方にコンタクトする第1の主電極と、前記半導体層の前記ゲート配線の直下に前記半導体基板に達する深さに形成されて、前記各ユニットセルのソース層及びドレイン層の他方を前記半導体基板まで引き出すための不純物拡散層と、前記半導体基板の裏面に形成された第2の主電極とを有する。【選択図】 図1

請求項（抜粋）：

半導体基板と、 前記半導体基板上に形成された半導体層と、 前記半導体層上にゲート電極が、前記半導体層にソース層及びドレイン層が、それぞれストライプ状に配列形成された構造を有する複数のユニットセルと、 前記ユニットセルの各ゲート電極を相互に連結するゲート配線と、 前記ゲート電極及び前記ゲート配線を覆う絶縁膜上に形成されて前記各ユニットセルのソース層及びドレイン層の一方にコンタクトする第1の主電極と、 前記各ユニットセルのソース層及びドレイン層の他方の直下及び前記ゲート配線の直下のうち、前記ゲート配線の直下にのみ前記半導体基板に達する深さに前記半導体層に形成されて、前記各ユニットセルのソース層及びドレイン層の他方を前記半導体基板まで引き出す不純物拡散層と、 前記半導体基板の裏面に形成された第2の主電極と、 を有することを特徴とする半導体装置。

IPC (2件)：

H01L29/78 ,  H01L21/336

FI (8件)：

H01L29/78 652S ,  H01L29/78 652B ,  H01L29/78 652D ,  H01L29/78 652F ,  H01L29/78 652T ,  H01L29/78 658A ,  H01L29/78 658E ,  H01L29/78 658F