特許
J-GLOBAL ID：200903019447476094
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-168561
公開番号（公開出願番号）：特開平5-021805
出願日： 1991年07月10日
公開日（公表日）： 1993年01月29日
要約：
【要約】【目的】 半導体装置の製造方法に関し,副作用なく高速化できる電気的に消去可能なMOS型不揮発性半導体記憶装置の製造方法の提供を目的とする。【構成】 セルトランジスタと周辺トランジスタを含む半導体装置の製造において,セル部のゲート絶縁膜2上に第1の導電膜の蓄積電極10及び第2の導電膜の制御電極11をこの順に形成する工程と,蓄積電極10,制御電極11及び周辺部ゲート絶縁膜2上の第2の導電膜を酸化して,表面に絶縁膜12を形成する工程と, マスクを用いて周辺部の絶縁膜12及び第2の導電膜をエッチングして,第2の導電膜のゲート電極13を形成する工程と, 全面に導電膜を堆積した後異方性エッチングにより,蓄積電極10側面及び制御電極11側面の絶縁膜12に接する導電膜側壁16及びゲート電極13側面に接する導電膜側壁17を形成する工程を有するように構成する。また,第2の導電膜はポリサイド膜であるように構成する。
請求項（抜粋）：
電気的に消去可能な不揮発性半導体記憶素子であるセルトランジスタと,該セルトランジスタに接続する周辺トランジスタを含む半導体装置の製造において,半導体基板(1) のセル部のゲート絶縁膜(2) 上に第1の導電膜(4) と第1の絶縁膜(5) をこの順に形成する工程と,該第1の絶縁膜(5) 上及び該半導体基板(1) の周辺部のゲート絶縁膜(2) 上に第2の導電膜(7, 8)を形成する工程と,マスク(9) を用いてセル部の該第2の導電膜(7, 8)と該第1の絶縁膜(5) と該第1の導電膜(4) をエッチングし,該第1の導電膜(4) の蓄積電極(10)及び該第2の導電膜(7, 8)の制御電極(11)を形成する工程と,該蓄積電極(10),該制御電極(11)及び周辺部の該第2の導電膜(8) を酸化して,表面に第2の絶縁膜(12)を形成する工程と,マスクを用いて周辺部の該第2の絶縁膜(12)及び該第2の導電膜(7, 8)をエッチングして,該第2の導電膜(7, 8)のゲート電極(13)を形成する工程と,全面に導電膜を堆積した後異方性エッチングにより,該蓄積電極(10)側面及び該制御電極(11)側面の第2の絶縁膜(12)に接する導電膜側壁(16)及び該ゲート電極(13)側面に接する導電膜側壁(17)を形成する工程を有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 29/788
, H01L 29/792
