特許
J-GLOBAL ID：200903019458859971
ダイナミックラムセル
発明者：
,
出願人/特許権者：
代理人 (1件)：
長谷 照一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-336496
公開番号（公開出願番号）：特開平6-232370
出願日： 1993年12月28日
公開日（公表日）： 1994年08月19日
要約：
【要約】【目的】 DRAMセルにおいてストレージキャパシタンスを減らすことができる新たなDRAMセル回路を提供する【構成】 ゲート端子に一つのワードライン(2)が連結されソース端子(8)に基準電圧(VREF)が付与されるセルトランジスタ(3)と; 情報を読み書きするためのビットライン(1)と前記セルトランジスタ(3) のストレージノード(7)の間にストレージキャパシタ(5)を連結したことを特徴とする。
請求項（抜粋）：
ゲート端子にワードライン(2)を連結しソース端子に基準電圧(VREF)を付与されるセルトランジスタ(3)と;情報を読み書きするために用いられるビットライン(1)と前記セルトランジスタ(3) のストレージノード(7)の間にストレージキャパシタ(5)を連結したことを特徴とするダイナミックラムセル。
FI (2件)：
H01L 27/10 325 P
, H01L 27/10 325 T
