特許

J-GLOBAL ID：200903019496326332

補間演算装置及び方法

発明者： 青山 幸治
出願人/特許権者： ソニー株式会社
代理人 (1件)： 杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願平10-114918
公開番号（公開出願番号）：特開平11-308575
出願日： 1998年04月24日
公開日（公表日）： 1999年11月05日
要約：

【要約】【課題】 回路規模の縮小や処理ステップ数の削減を図ると共に、精度良く補間演算を行なえ、自在な比率の補間演算をリアルタイムで行えるようにした補間演算装置及び方法を提供する。【解決手段】 第1及び第2のタップの出力を取り出すための縦続接続された遅延回路2、3と、第1及び第2のフィルタ係数を夫々乗算する第1及び第2の乗算回路4、5と、乗算回路4、5の出力を加算する加算回路9と、位相情報に応じてフィルタ係数を発生する係数発生回路6とを備える。そして、ゲインが「1」で、「0.5」の位置で点対称となる多次多項式の組み合わせ、すなわち、第1のフィルタ係数をf1 (p)、第2のフィルタ係数をf2 (p)としたとき、f2 (p)=1-f1 (p)なる関係となるように、フィルタ係数を生成する。これにより、精度良く補間演算を行なえ、一方のフィルタ係数から他方のフィルタ係数を減算により求めることができ、自在な比率の補間演算で、リアルタイム処理が可能となる。

請求項（抜粋）：

第1及び第2のタップの出力に第1及び第2のフィルタ係数を乗じて畳み込み演算による補間演算を行なう補間演算装置において、上記第1及び第2のタップの出力を取り出すための縦続接続された遅延手段と、上記遅延手段から出力される第1及び第2のタップの出力に上記第1及び第2のフィルタ係数を夫々乗算する第1及び第2の乗算手段と、上記第1及び第2の乗算手段の出力を加算する加算手段と、位相情報に応じて上記第1及び第2のフィルタ係数を発生する係数発生手段とを備え、上記第1及び第2のフィルタ係数は、ゲインが「1」で位相が「0.5」の位置で点対称となる多項式の組み合わせにより生成され、上記加算手段から補間演算出力を得るようにしたことを特徴とする補間演算装置。