特許
J-GLOBAL ID：200903019512516775
メモリ制御方法および装置
発明者：
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出願人/特許権者：
代理人 (1件)：
谷 義一 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-311158
公開番号（公開出願番号）：特開2001-134484
出願日： 1999年11月01日
公開日（公表日）： 2001年05月18日
要約：
【要約】【課題】 メモリを効率的に制御すること。【解決手段】 メモリ1に対してホストからの印字データを書き込む際に、メモリ1がアイドル状態か否かを判断し、メモリ1がアイドル状態であると判断されたときは、ホストからのデータの書き込みアドレスのデータをメモリ1から読み出して第1データ保持回路3に保持し、ホストからのデータを第2データ保持回路4に保持し、第1および第2データ保持回路3,4内のデータが一致するかをライトデータ比較回路5で判断し、両データが一致すると判断されたときは、ホストからのデータをメモリ1に書き込まないようにすることによって、その間、他の動作、つまりデータのリード動作、メモリのリフレッシュを行うことができる。
請求項（抜粋）：
メモリに対して外部からのデータを書き込む際に、前記メモリがアイドル状態か否かを判断し、前記メモリがアイドル状態であると判断されたときは、前記外部からのデータの書き込みアドレスのデータを前記メモリから読み出して第1データ保持手段に保持し、前記外部からのデータを第2データ保持手段に保持し、前記第1および第2データ保持手段内のデータが一致するかを判断し、前記第1および第2データ保持手段内のデータが一致すると判断されたときは、前記外部からのデータを前記メモリに書き込まないことを特徴とするメモリ制御方法。
IPC (2件)：
G06F 12/00 560
, G06F 12/00 550
G06F 12/00 560 G
, G06F 12/00 550 B
