特許
J-GLOBAL ID：200903019522806160
PLL周波数シンセサイザ回路
発明者：
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出願人/特許権者：
代理人 (1件)：
西野 卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平3-281556
公開番号（公開出願番号）：特開平5-122064
出願日： 1991年10月28日
公開日（公表日）： 1993年05月18日
要約：
【要約】【目的】 本発明は、PLL周波数シンセサイザ回路の電源投入時におけるデッドロックを防止するとともに、電源投入から動作開始までの時間を短縮することを目的とする。【構成】 増幅回路5で増幅されたVCO1の発振信号を分周する可変分周回路6と、可変分周回路6の分周数を設定する第1のラッチ回路10aと、水晶発振回路7の発振信号を分周する基準分周回路8と、基準分周回路8の分周数を設定する第2のラッチ回路10bと、電源印加時に初期設定パルスPSを発生する電源電圧検出回路12とを備え、増幅回路5のフリーラン周波数よりロックされるVCO1の周波数が高くなるように、可変分周回路6及び基準分周回路8の分周数が初期設定パルスPSによって第1ラッチ回路10a及び第2のラッチ回路1に設定される。
請求項（抜粋）：
基準発振信号を発生する水晶発振回路と、該水晶発振回路の出力を分周しPLLの基準周波数を生成する基準分周回路と、印加される電圧によって発振周波数が制御される電圧制御発振回路(VCO)と、該電圧制御発振回路の出力を増幅する増幅回路と、該増幅回路で増幅された前記電圧制御発振回路の出力を分周する可変分周回路と、該可変分周回路の分周出力と前記基準分周回路の分周出力の位相を比較し位相差に応じた電圧を前記電圧制御発振回路に印加する位相比較回路と、前記基準分周回路の分周数を設定する第1のラッチ回路と、前記可変分周回路の分周数を設定する第2のラッチ回路と、電源電圧の印加時に初期設定パルスを発生する電源電圧検出回路とを備え、前記増幅回路の自励発振周波数より前記電圧制御発振回路の発振周波数が大きくなるように、前記第1のラッチ回路及び第2のラッチ回路を前記初期設定信号により設定することを特徴とするPLL周波数シンセサイザ回路。
IPC (2件)：
FI (2件)：
H03L 7/18 Z
, H03L 7/10 A
