特許

J-GLOBAL ID：200903019567784388

半導体装置

発明者： 渡部 隆夫 ,  福田 琢也 ,  長谷川 昇雄
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-069728
公開番号（公開出願番号）：特開平11-330393
出願日： 1998年03月19日
公開日（公表日）： 1999年11月30日
要約：

【要約】【課題】 迂回配線を少なくしてチップ面積の増大を抑制しつつ、DRAM・ロジック混載チップの柔軟な回路ブロックの配置を実現する。【解決手段】 同一の半導体チップ上に集積した論理ブロックとダイナミックメモリのうち、メモリの上部を等電位にバイアスした導電層でシールドし、その上部を論理ブロック間配線を通す。また、シールド用導電体が設けらている金属配線層を用いて、論理回路部の配線も行う。

請求項（抜粋）：

ひとつの半導体基板上に、メモリセルアレイを有するダイナミックメモリと、論理回路とが形成され、前記メモリセルアレイの上部に形成された導電体と、前記導電体の上部に形成された配線とを有し、前記導電体は所定の電位に保持され、前記配線は前記論理回路につながっていることを特徴とする半導体装置。

IPC (4件)：

H01L 27/10 461 ,  G11C 11/401 ,  H01L 27/108 ,  H01L 21/8242

FI (4件)：

H01L 27/10 461 ,  G11C 11/34 371 K ,  H01L 27/10 621 C ,  H01L 27/10 681 F