半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：高田守 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-174909
公開番号（公開出願番号）：特開平9-035478
出願日： 1995年07月11日
公開日（公表日）： 1997年02月07日
要約：

【要約】【課題】低消費電力で高速な読み出し動作が可能な半導体記憶装置を得る。【解決手段】複数のイコライズ手段EQ1及びEQ2のそれぞれは対応のビット線対BL1,/BL1(又はBL2,/BL2)の電位を第1の電位に設定し、複数の読み出し用データ伝達手段OG1及びOG2のそれぞれは、一方がそのゲートに対応のビット線BL1(又はBL2)が接続され、ドレインに列選択手段4により制御されるスイッチング素子103(又は203)を介して読み出し用データ線RIOが接続されるとともに、他方がそのゲートに対応の相補ビット線/BL1(又は/BL2)が接続され、ドレインに列選択手段4により制御されるスイッチング素子105(又は205)を介して読み出し用相補データ線/RIOが接続され、それら両方のソースに第1の電位の2倍より大きな電位が印加される2つのP型MOSトランジスタ115,116(又は215,216)を有する。

請求項（抜粋）：

複数行および複数列のマトリックス状に配設された複数のメモリセルと、複数行に配設され、それぞれが対応の行に配設された上記複数のメモリセルに接続される複数のワード線と、複数列に配設され、それぞれが対応の列に配設された上記複数のメモリセルに接続される複数のビット線対と、複数列に配設され、それぞれが対応のビット線対のビット線の電位を第1の電位に設定するための複数のイコライズ手段と、複数列に配設され、それぞれが、対応のビット線対の一方のビット線と上記第1の電位より低い第2の電位が印加される低電位ノードとの間に接続されるとともにゲート電極が対応のビット線対の他方のビット線に接続される第1のN型MOSトランジスタと、対応のビット線対の他方のビット線と上記低電位ノードとの間に接続されるとともにゲート電極が対応のビット線対の一方のビット線に接続され、上記第1のN型MOSトランジスタのしきい値電圧と同じしきい値電圧である第2のN型MOSトランジスタとを有する複数のセンスアンプと、読み出し用データ線対と、複数列に配設され、それぞれが、上記低電位ノードと第1のノードとの間に接続されるとともにゲート電極が対応のビット線対の一方のビット線に接続され、上記第1のN型MOSトランジスタのしきい値電圧より低いしきい値電圧である第3のN型MOSトランジスタと、上記第1のノードと上記読み出し用データ線対の一方の読み出し用データ線との間に接続され、列選択手段によって導通、非道通状態が制御される第1のスイッチング素子と、上記低電位ノードと第2のノードの間に接続されるとともにゲート電極が対応のビット線対の他方のビット線に接続され、上記第1のN型MOSトランジスタのしきい値電圧より低いしきい値電圧である第4のN型MOSトランジスタと、上記第2のノードと上記読み出し用データ線対の他方の読み出し用データ線との間に接続され、上記列選択手段によって導通、非道通状態が制御される第2のスイッチング素子とを有する複数の読み出し用データ伝達手段とを備えた半導体記憶装置。

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