特許

J-GLOBAL ID：200903019616366597

ゲ-ト長が0.1マイクロメ-トル以下でかつ極めて浅い接合に対する使い捨てゲ-ト/置換えゲ-トを用いたMOSFET

発明者： アミタバ チャッタージー ,  リチャード エイ.チャップマン ,  スハイル ムルタザ
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-000236
公開番号（公開出願番号）：特開平11-251454
出願日： 1999年01月04日
公開日（公表日）： 1999年09月17日
要約：

【要約】【課題】 チヤンネル長が0.1マイクロメートル以下であるCMOSトランジスタとその製造法を提供する。【解決手段】 反対導電型の不純物が添加されたエピタクシャル・シリコン36、38を用いて、CMOSトランジスタの中に埋込み層が作成され、一方、境界が明確なチヤンネル形状が保持される。盛り上がったソース/ドレイン54、56設計を用いて、境界が明確なソース/ドレイン形状を有する浅いソース/ドレイン接合を作成することができる。エピタクシャル層36、38の上に、ゲート52が作成される。ゲート52は、ゲート52の下のエピタクシャル層36、38の中にチヤンネル領域を定める。ゲート52の向かい合う両側のエピタクシャル・シリコン層36、38の上に、層78が作成される。層78は、ゲート52から電気的に分離される。

請求項（抜粋）：

不純物が添加されたシリコン基板と、前記基板の上に作成された反対導電型の不純物が添加されたエピタクシャル・シリコン層と、前記エピタクシャル層の上に作成され、そしてその下の前記エピタクシャル層の中にチヤンネル領域を定めている、ゲートと、前記エピタクシャル層の上で前記ゲートの向かい合う両側に前記ゲートから分離されて作成され、および前記エピタクシャル層の下側部分および前記ゲートの1つの側のシリコン基板と共にソース領域を形成し、および前記ゲートの反対の側の前記エピタクシャル層の下側部分と共にドレイン領域を形成し、および前記ソース領域の部分と前記ドレイン領域の部分とが前記ゲートの向かい合う両側の前記チヤンネル領域と接触している、層と、前記ソース領域の一部分および前記ドレイン領域の一部分と重なりあう前記ゲートの一部分と、を有する、MOSトランジスタ構造体。

IPC (4件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 29/43 ,  H01L 29/78

FI (4件)：

H01L 27/08 321 D ,  H01L 27/08 321 C ,  H01L 29/62 G ,  H01L 29/78 301 S