特許

J-GLOBAL ID：200903019631868558

トランジスタのシミュレーション用パラメータの取得方法

発明者： 浅井 良彦
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願2001-258715
公開番号（公開出願番号）：特開2003-068756
出願日： 2001年08月28日
公開日（公表日）： 2003年03月07日
要約：

【要約】【課題】 シミュレーションの精度を向上させることができるトランジスタのシミュレーション用パラメータの取得方法を提供する。【解決手段】 従来のパラメータの取得方法は、それまでのチャネル及び拡散層下にまでpウェルが形成されたトランジスタを想定したモデルをそのまま援用したものであるため、再現性に限度がある。つまり、拡散層にはpウェルと接する領域があるにも拘わらず、従来の取得方法では、そのことが全く考慮されていない。また、ゲート注入では、トランジスタのチャネルだけでなく、その周囲の拡散層が形成される予定の領域にもイオンが注入されるが、そのイオン注入の影響が全く考慮されていない。そこで、本発明においては、これらの領域における接合容量特性を考慮してパラメータを取得する。この結果、トランジスタの動作速度等のシミュレーションにおける再現性が向上する。

請求項（抜粋）：

素子分離絶縁膜により区画された領域内に設けられソース-ドレイン拡散層の一部に前記素子分離絶縁膜の下方から延びるウェルが接しチャネル領域及び前記ソース-ドレイン拡散層の一部にゲート注入が施された電界効果トランジスタのシミュレーションを行うためのパラメータを取得するトランジスタのシミュレーション用パラメータの取得方法において、組成が前記素子分離絶縁膜のそれと等しいシミュレーション用素子分離絶縁膜と組成が前記ソース-ドレイン拡散層のそれと等しい第1のシミュレーション用拡散層との間の第1の接合容量と印加電圧との関係を得る工程と、組成がその表面に前記ソース-ドレイン拡散層が形成された半導体基板のそれと等しいシミュレーション用基板と前記第1のシミュレーション用拡散層との間の第2の接合容量と印加電圧との関係を得る工程と、組成が前記ウェルのそれと等しいシミュレーション用ウェルと前記第1のシミュレーション用拡散層との間の第3の接合容量と印加電圧との関係を得る工程と、組成が前記ソース-ドレイン拡散層のゲート注入が施された領域のそれと等しい第2のシミュレーション用拡散層の底面と前記シミュレーション用基板との間の第4の接合容量と印加電圧との関係を得る工程と、前記第2のシミュレーション用拡散層の前記ソース-ドレイン拡散層における前記ゲート電極側の側面と前記シミュレーション用基板との間の第5の接合容量と印加電圧との関係を得る工程と、を有することを特徴とするトランジスタのシミュレーション用パラメータの取得方法。

IPC (4件)：

H01L 21/336 ,  H01L 21/66 ,  H01L 29/00 ,  H01L 29/78

FI (3件)：

H01L 21/66 Z ,  H01L 29/00 ,  H01L 29/78 301 Z

Fターム (8件)：

4M106AA07 ,  4M106AB01 ,  4M106CA12 ,  5F140AA37 ,  5F140CB04 ,  5F140CB08 ,  5F140DB04 ,  5F140DB10