特許

J-GLOBAL ID：200903019649630877

キャッシュメモリの動作試験方法および動作試験システム

発明者： 森岡 俊行
出願人/特許権者： 富士通株式会社
代理人 (1件)： 古谷 史旺 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-071853
公開番号（公開出願番号）：特開平8-272683
出願日： 1995年03月29日
公開日（公表日）： 1996年10月18日
要約：

【要約】【目的】 マルチプロセッサシステムにおいて、キャッシュメモリ間のデータ転送動作を含めた動作試験を行う。【構成】 複数のプロセッサと主記憶装置とをプロセッサバスを介して接続し、複数のプロセッサが主記憶装置を共有して、それぞれ独立に動作する構成であり、かつ、複数のプロセッサのキャッシュメモリにそれぞれ備えられたキャッシュメモリの内容を所定の転送単位ごとに他のプロセッサに転送可能とした構成のマルチプロセッサシステムにおいて、複数のプロセッサのそれぞれにアクセス対象として、所定のアドレスで示される転送単位に含まれる複数のアクセス単位を割り当て、複数のプロセッサのそれぞれが、独立に対応するアクセス単位に対する書き込み処理を行い、複数のプロセッサに対応するアクセス単位をそれぞれ読み出して、各プロセッサによる書き込み結果の正常性を評価する。

請求項（抜粋）：

複数のプロセッサと主記憶装置とをプロセッサバスを介して接続し、前記複数のプロセッサが前記主記憶装置を共有して、それぞれ独立に動作する構成であり、かつ、前記複数のプロセッサのキャッシュメモリにそれぞれ備えられたキャッシュメモリの内容を所定の転送単位ごとに他のプロセッサに転送可能とした構成のマルチプロセッサシステムにおいて、前記複数のプロセッサのそれぞれにアクセス対象として、所定のアドレスで示される前記転送単位に含まれる複数のアクセス単位を割り当て、前記複数のプロセッサのそれぞれが、独立に対応する前記アクセス単位に対する書き込み処理を行い、前記複数のプロセッサに対応する前記アクセス単位をそれぞれ読み出して、各プロセッサによる書き込み結果の正常性を評価することを特徴とするキャッシュメモリの動作試験方法。

IPC (3件)：

G06F 12/08 ,  G06F 11/22 350 ,  G06F 15/16 450

FI (4件)：

G06F 12/08 S ,  G06F 12/08 H ,  G06F 11/22 350 D ,  G06F 15/16 450 Z