特許

J-GLOBAL ID：200903019682028880

半導体キャパシタ製造方法及びそれによって形成される半導体キャパシタ

発明者： 姜 聲 勳 ,  高 永 洛 ,  李 貞 圭
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 三好 秀和 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-009278
公開番号（公開出願番号）：特開平10-284693
出願日： 1998年01月21日
公開日（公表日）： 1998年10月23日
要約：

【要約】 (修正有)【課題】 半導体キャパシタの下部電極の表面積を大きくして静電容量を十分に確保できるキャパシタ製造方法及びそれによって形成される半導体キャパシタを提供する。【解決手段】 半導体キャパシタの製造方法は、絶縁層12を介在してその一部が半導体基板10と接触するキャパシタの下部電極パターンを形成する段階と、前記下部電極パターンの露出面上にHSG(Hemispherical Grained)シリコン層18を形成する段階と、前記HSGシリコン層を形成した後、連続して前記HSGシリコン層が形成された下部電極16の表面を窒化(Nitridation)処理する段階と、前記窒化処理された下部電極の表面上に窒化膜22を形成する段階とを含むことを特徴とする。

請求項（抜粋）：

絶縁層を介在してその一部が半導体基板と接触するキャパシタの下部電極パターンを形成する段階と、前記下部電極パターンの露出面上にHSG(Hemispherical Grained)シリコン層を形成する段階と、前記HSGシリコン層を形成した後、連続して前記HSGシリコン層が形成された下部電極の表面を窒化(Nitridation)処理する段階と、前記窒化処理された下部電極の表面上に窒化膜を形成する段階とを含むことを特徴とする半導体キャパシタの製造方法。

IPC (5件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/318

FI (3件)：

H01L 27/04 C ,  H01L 21/318 A ,  H01L 27/10 651

引用特許：

審査官引用 (3件)

• 特開昭64-042161
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平4-162336   出願人：日本電気株式会社
• 特開平4-223366