特許
J-GLOBAL ID：200903019685850662
フォーマッタ回路
発明者：
出願人/特許権者：
代理人 (1件)：
古谷 馨 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-300834
公開番号（公開出願番号）：特開平5-223899
出願日： 1992年11月11日
公開日（公表日）： 1993年09月03日
要約：
【要約】【目的】 任意の数のフォーマットをサポートし、またクロック周期ごとにフォーマットを変更することが可能なフォーマッタ回路を提供すること。【構成】 本発明はEXORゲート2及びDフリップフロップ4から構成可能な少なくとも1つのエッジ・トリガ・トグルフリップフロップからなる集積回路テスタ用のフォーマッタ回路である。これにより、幅広いフレキシビリティ及び「タイミング変更」能力を有する事象駆動フォーマッタを構築することが可能となる。基本トグルフリップフロップは、別のEXORゲートを追加してカスケード化することにより、一層複雑な機能を実行させ、及び複数のデータ入力信号又はクロック信号を結合させるようにすることができる。
請求項（抜粋）：
好適には記憶装置からの少なくとも1つのデータ信号と、好適にはエッジ生成器からの少なくとも1つのタイミング信号とを受信し、被試験装置の少なくとも1つのピンに印加するための少なくとも1つのパルスシーケンスを提供する、集積回路テスタ用のフォーマッタ回路であって、このフォーマッタ回路が、前記タイミング信号がクロック入力に供給され、前記データ信号がデータ入力に供給される、好適にはエッジでトリガされる少なくとも1つのトグルフリップフロップからなることを特徴とする、フォーマッタ回路。
IPC (2件)：
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