特許
J-GLOBAL ID：200903019732634256
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
特許業務法人池内・佐藤アンドパートナーズ
公報種別：公開公報
出願番号（国際出願番号）：特願2004-114542
公開番号（公開出願番号）：特開2005-302894
出願日： 2004年04月08日
公開日（公表日）： 2005年10月27日
要約：
【課題】最適なマスクパターンを用い、ゲート配線間に埋め込まれた絶縁膜をCMP研磨した後において、優れた平坦度をもたらす半導体装置の製造方法を提供する。 【解決手段】1チップの単位装置内に配線密度の異なる複数の領域1a、1b、1cが形成された半導体基板上に、複数の領域に形成された配線2a、2b、2c間の溝を埋め込むように埋め込み材料層4を形成する工程と、所定のマスクパターン6a、6b、6cを埋込み材料層表面に形成する工程と、マスクパターンの開口部に露出した埋込み材料層をそれぞれ所定の深さd1、d2だけドライエッチングにより除去する工程と、マスクパターンを除去した後、埋め込み材料層を研磨する工程とを備える。配線密度に応じた所定の基準により複数の調整領域を設定し、ドライエッチングの工程の後に複数の調整領域に各々残留する、埋め込み材料層の単位面積あたりの平均体積を、調整領域に依らず一定の値とする。【選択図】図1D
請求項（抜粋）：
1チップの単位装置内に配線密度の異なる複数の領域が形成された半導体基板上に、前記複数の領域に形成された配線間の溝を埋め込むように埋め込み材料層を形成する工程と、
所定のマスクパターンを前記埋込み材料層表面に形成する工程と、
前記マスクパターンの開口部に露出した前記埋込み材料層をそれぞれ所定の深さだけドライエッチングにより除去する工程と、
前記マスクパターンを除去した後、前記埋め込み材料層を研磨する工程とを備えた半導体装置の製造方法において、
前記配線密度に応じた所定の基準により複数の調整領域を設定し、
前記ドライエッチングの工程の後に前記複数の調整領域に各々残留する、前記埋め込み材料層の単位面積あたりの平均体積を、前記調整領域に依らず一定の値とすることを特徴とする半導体装置の製造方法。
IPC (1件)：
FI (1件)：
Fターム (5件)：
5F033QQ09
, 5F033QQ11
, 5F033QQ48
, 5F033RR15
, 5F033XX01
