ダイナミック型RAMと半導体装置

発明者： , ,
出願人/特許権者： ,
代理人 (1件)：徳若光政
公報種別：公開公報
出願番号（国際出願番号）：特願平11-314225
公開番号（公開出願番号）：特開2001-135075
出願日： 1999年11月04日
公開日（公表日）： 2001年05月18日
要約：

【要約】【課題】動作マージンの向上とビット当たりのチップ面積の縮小化を図った1交点方式のダイナミック型RAMを提供する。【解決手段】複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなてなり、上記ビット線方向における両端部を除く通常メモリマットについては、いずれか1つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、両方のメモリマットのワード線を同時に活性化する。

請求項（抜粋）：

複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個が上記ビット線方向に配置されてなり、上記複数メモリセルの各々は、第1及び第2電極を有する容量と、上記複数のワード線のうちの対応する1つに結合されたゲートと、その一方が上記複数のビット線のうちの対応する1つに結合され、その他方が上記容量の上記第1電極に結合されたソース-ドレイン経路とを有すMOSFETとからなり、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を備え、上記ビット線方向における両端部を除く通常メモリマットについては、いずれか1つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、両方のメモリマットのワード線を同時に活性化してなることを特徴とするダイナミック型RAM。

IPC (5件)：

G11C 11/401 , G11C 11/407 , G11C 29/00 603 , H01L 27/108 , H01L 21/8242

FI (7件)：

G11C 29/00 603 Z , G11C 11/34 362 H , G11C 11/34 354 D , G11C 11/34 362 B , G11C 11/34 371 K , H01L 27/10 681 F , H01L 27/10 681 G

Fターム (26件)：

5B024AA04 , 5B024AA07 , 5B024BA05 , 5B024BA07 , 5B024BA10 , 5B024BA13 , 5B024BA21 , 5B024CA07 , 5B024CA11 , 5B024CA16 , 5B024CA17 , 5B024CA21 , 5F083AD31 , 5F083GA09 , 5F083KA03 , 5F083LA03 , 5F083LA12 , 5F083LA30 , 5F083MA06 , 5F083MA20 , 5F083ZA10 , 5F083ZA28 , 5L106AA01 , 5L106CC11 , 5L106CC17 , 5L106CC32

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