特許

J-GLOBAL ID：200903019753996140

半導体装置およびその製造方法

発明者： 広中 克行 ,  落合 昭彦
出願人/特許権者： ソニー株式会社
代理人 (1件)： 杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願2000-392254
公開番号（公開出願番号）：特開2002-198495
出願日： 2000年12月25日
公開日（公表日）： 2002年07月12日
要約：

【要約】【課題】 キャパシタの誘電体膜に高誘電体膜や強誘電体膜を用いた場合でも基板の面内に発生する内部応力による誘電体膜の特性劣化や、電極のエッジ部分でのリーク電流の増大を抑制し、高信頼性の3次元構造大容量半導体メモリを有する半導体装置を提供する。【解決手段】 nチャネルMOSトランジスタが設けられたSi基板1上に、第1の下部電極層10aと第2の下部電極層10bとからなる円錐台状の下部電極10を設け、下部電極10の上底上に低誘電率膜11を設ける。下部電極10と低誘電率膜11とを覆うように、BSTからなる高誘電体膜12とPtからなる上部電極13とを順次設ける。上底上に低誘電率膜11を設けた下部電極10と上部電極13との間に高誘電体膜12を挟みこんで、下部電極10の上部における電界を緩和した誘電体キャパシタを構成する。

請求項（抜粋）：

半導体基板上に、柱状構造の第1の電極と、上記第1の電極を覆うように設けられた誘電体膜と、上記第1の電極および上記誘電体膜を覆うように設けられた第2の電極とからなる誘電体キャパシタを有する半導体装置において、第1の電極の上底上に、上記第1の電極と上記誘電体膜とに挟まれて非導電体が設けられていることを特徴とする半導体装置。

IPC (5件)：

H01L 27/105 ,  H01L 21/205 ,  H01L 21/3065 ,  H01L 27/108 ,  H01L 21/8242

FI (5件)：

H01L 21/205 ,  H01L 27/10 444 B ,  H01L 21/302 J ,  H01L 27/10 621 B ,  H01L 27/10 651

Fターム (45件)：

5F004AA04 ,  5F004BA04 ,  5F004DA04 ,  5F004DA26 ,  5F004DB00 ,  5F004DB08 ,  5F004DB13 ,  5F004EA03 ,  5F004EA06 ,  5F045AA03 ,  5F045AA04 ,  5F045AB31 ,  5F045AB35 ,  5F045AB36 ,  5F045AC07 ,  5F045AD07 ,  5F045AD08 ,  5F045AD09 ,  5F045AE21 ,  5F045AF01 ,  5F045EE02 ,  5F045HA13 ,  5F045HA16 ,  5F083AD10 ,  5F083AD42 ,  5F083AD49 ,  5F083AD56 ,  5F083AD60 ,  5F083FR02 ,  5F083GA06 ,  5F083GA21 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA36 ,  5F083JA38 ,  5F083JA43 ,  5F083MA06 ,  5F083MA17 ,  5F083NA01 ,  5F083NA08 ,  5F083PR21 ,  5F083PR33 ,  5F083PR40