特許
J-GLOBAL ID：200903019783057270
キャパシタの下部電極及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
笹島 富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-011553
公開番号（公開出願番号）：特開2001-223343
出願日： 2001年01月19日
公開日（公表日）： 2001年08月17日
要約：
【要約】【課題】有効表面積を増加しながら、ストレージノード電極間の短絡の発生を防止し得るキャパシタの下部電極及びその製造方法を提供する。【解決手段】半導体基板30の所定領域に不純物領域を形成し、不純物領域を露出するコンタクト開口部36を穿孔して絶縁層34、35を形成し、コンタクト開口部36を介して不純物領域と電気的に連結される第1領域50aと第2領域50bとから成るストレージノード電極50を形成し、ストレージノード電極50の上面にHSG60を形成し、HSG60の上面に酸化膜を形成した後、酸化膜を食刻してキャパシタの下部電極を構成する。
請求項（抜粋）：
不純物領域が形成された半導体基板の上面に前記不純物領域と電気的に連結するように形成された第1領域と、該第1領域の上面及び側面に形成された第2領域と、から成り、前記第1領域及び第2領域は、上面及び側面に形成される半球形シリコン層の生成速度が相異する材質から成るストレージノード電極と、該ストレージノード電極の上面及び側面に形成され、前記第1領域では前記第2領域よりも小さく形成された複数の半球形シリコン層と、を備えて構成されることを特徴とするキャパシタの下部電極。
IPC (2件)：
H01L 27/108
, H01L 21/8242
