低電力半導体集積回路

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出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2001-128431
公開番号（公開出願番号）：特開2002-288984
出願日： 2001年03月22日
公開日（公表日）： 2002年10月04日
要約：

【要約】【課題】現在の半導体マイクロプロセッサや半導体メモリ回路を低電力が要求され携帯機器、等の分野へは消費電力が大きいため、利用出来ず、また、低消費電力化すると、高性能化に問題があり、低消費電力化と高性能化を両立することができないので、より有用なマイクロプロセッサやメモリの提供に限界があった。【解決手段】携帯機器向けに低電力化と高性能化を同時に実現するため、マイクロプロセッサやメモリ、等半導体回路について、ソース電位可変手段、デコーダ回路、等の手段を設け、動作状態にある回路へは高電圧を、待機状態にある回路へは低電圧を、選択的に供給することにより、マイクロプロセッサやメモリ、等半導体回路の消費電力を飛躍的に低減し、かつ、高速性能を維持し得るようにした。

請求項（抜粋）：

動作している半導体回路へは所望の高電位を供給して動作状態にある該半導体回路を高速動作させ、待機している半導体回路へは該所望の高電位より低い高電位を供給して待機状態にある該半導体回路を低消費電力化するために、複数個の前記半導体回路、複数個の前記半導体回路のうち1個ないし複数個の半導体回路を選択して該半導体回路を起動して同時に他の複数個の半導体回路を待機させるデコーダ回路、半導体回路の第一のソース電位を可変するために該半導体回路毎に設けた第一のソース電位可変手段、半導体回路の第二のソース電位を可変するために該半導体回路毎に設けた第二のソース電位可変手段を備え、前記複数個の半導体回路、前記デコーダ回路、前記第一のソース電位可変手段、前記第二のソース電位可変手段を金属・酸化膜・半導体の積層構造を持つモス型電界効果トランジスタ(MOSFET)で構成し、第一のソース電位可変手段は高電位VDを、第二のソース電位可変手段は高電位VDより低い低電位VS(VD>VS)を動作状態にある半導体回路に供給できるようにして該半導体回路を高速動作させ、第一のソース電位可変手段は前記高電位VDより低い高電位VD’(VD>VD’)を、第二のソース電位可変手段は前記低電位VSより高く、かつ前記高電位VD’より低い低電位VS’(VD’>VS’>VS)を待機状態にある半導体回路に供給できるようにしてサブスレッショルド電流を低減することにより該半導体回路を低消費電力化することを特徴とする低電力半導体集積回路.

IPC (3件)：

G11C 11/413 , G11C 11/412 , H03K 19/0948

FI (3件)：

G11C 11/34 335 C , G11C 11/40 301 , H03K 19/094 B

Fターム (17件)：

5B015HH01 , 5B015HH03 , 5B015HH04 , 5B015JJ07 , 5B015JJ25 , 5B015KA06 , 5B015QQ02 , 5J056AA03 , 5J056BB17 , 5J056CC00 , 5J056DD13 , 5J056DD16 , 5J056DD29 , 5J056DD51 , 5J056EE11 , 5J056FF08 , 5J056KK01

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