特許

J-GLOBAL ID：200903019807230911

半導体装置の製造方法

発明者： 松 川 真 二
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-241339
公開番号（公開出願番号）：特開平11-087492
出願日： 1997年09月05日
公開日（公表日）： 1999年03月30日
要約：

【要約】【課題】 配線層の膜厚の制御性が高く、かつ、コンタクトホールの位置合わせの余裕度が高い配線工程を含む半導体装置の製造方法を提供する。【解決手段】 半導体素子が形成された基板1上に、第1の絶縁膜5を堆積・平坦化した後、多結晶シリコンを堆積し、コンタクトホール8,18を開孔するための開口が設けられた配線層の形状をなすようにレジストパターンを形成してエッチングにより多結晶シリコン膜20を形成した後、第2の絶縁膜6を堆積し、配線およびコンタクトホールの開孔の形状にレジストパターン31を形成し、多結晶シリコン膜20をエッチングストッパとして第2の絶縁膜6と第1の絶縁膜5と窒化膜4をエッチングにより除去して配線溝7およびコンタクトホール18を同時に形成し、さらに、配線の残部およびコンタクトホール8の形状にレジストパターン32を形成し、配線の残部とコンタクトホール18を同時に形成する。

請求項（抜粋）：

半導体素子が形成された基板上に第1の絶縁膜を堆積する工程と、前記第1の絶縁膜の上にエッチングストッパ膜を形成する工程と、前記エッチングストッパ膜の上に、配線溝を形成する部分であってコンタクトホール部を除外した部分が残存する形状に第1のレジストパターンをパターニングする工程と、前記第1のレジストパターンをマスクとして前記エッチングストッパ膜を選択的に除去する工程と、前記エッチングストッパ膜上に第2の絶縁膜を堆積する工程と、前記第2の絶縁膜上に配線溝およびコンタクトホールの少なくとも一部を除外した領域が残存するパターンに第2のレジストパターンを形成した後、該第2のレジストパターンをマスクとして前記第1および第2の絶縁膜を選択的に除去して前記配線溝と前記コンタクトホールの少なくとも一部を開孔する工程と、導電性の金属材料を堆積することにより前記コンタクトホールを充填するとともに配線層を形成する工程とを具備する半導体装置の製造方法。