特許

J-GLOBAL ID：200903019810577205

MOSトランジスタの製造方法

発明者： 小野 篤樹
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願2000-372121
公開番号（公開出願番号）：特開2002-176172
出願日： 2000年12月06日
公開日（公表日）： 2002年06月21日
要約：

【要約】【課題】 プリドーピングプロセスが設けられたMOSトランジスタの製造方法において、ゲート電極中の不純物の濃度分布を均一にし、ゲート電極の空乏化を防止すると共にゲート電極の形状のばらつきを抑制し、性能が高く特性が安定したMOSトランジスタの製造方法を提供する。【解決手段】 半導体基板1上に厚さ2nmのゲート絶縁膜4を形成し、その上にCVD法により多結晶シリコン膜5を形成する。次に、窒素雰囲気中において800乃至1000°C、1乃至10秒のRTA処理を施し、多結晶シリコン膜5の非晶質相を消滅させて結晶構造が安定化した多結晶シリコン膜15を形成する。次に、多結晶シリコン膜15に対するプリドーピングを行った後、多結晶シリコン膜15を高選択エッチングしてゲート電極21にパターニングし、熱CVD法により700乃至800°Cの温度でサイドウォール8を形成し、その後ソース9及びドレイン10を形成する。

請求項（抜粋）：

半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上に多結晶シリコン又は非晶質シリコンからなるシリコン膜を形成する工程と、このシリコン膜に温度が800乃至1000°C且つ時間が1乃至10秒間の熱処理を施す工程と、前記シリコン膜に不純物をイオン注入してプリドーピングする工程と、前記シリコン膜をエッチングしてゲート電極をパターニングする工程と、このゲート電極の側部にサイドウォールを形成する工程と、前記ゲート電極及び前記半導体基板にイオン注入することにより前記ゲート電極に不純物をドーピングすると共に前記半導体基板の表面にソース及びドレインを形成する工程と、を有することを特徴とするMOSトランジスタの製造方法。

IPC (2件)：

H01L 29/78 ,  H01L 21/265 602

FI (2件)：

H01L 21/265 602 B ,  H01L 29/78 301 G

Fターム (10件)：

5F040DA01 ,  5F040DC01 ,  5F040EC07 ,  5F040ED03 ,  5F040EF02 ,  5F040EK05 ,  5F040EM01 ,  5F040FA05 ,  5F040FB02 ,  5F040FC19