特許
J-GLOBAL ID：200903019816747951
誤り訂正符号化器
発明者：
出願人/特許権者：
代理人 (1件)：
松浦 兼行
公報種別：公開公報
出願番号（国際出願番号）：特願平6-124522
公開番号（公開出願番号）：特開平7-307676
出願日： 1994年05月13日
公開日（公表日）： 1995年11月21日
要約：
【要約】【目的】 本発明はデータの伝送効率を低下させることなく、必要な符号語の訂正能力を向上し得る誤り訂正符号化器を提供することを目的とする。【構成】 スイッチ103は加算器102の出力信号を通過、又は遮断する。乗算器1051〜105n-kはスイッチ103の出力信号とメモリ1041〜104n-kの出力乗算係数とを乗算する。乗算器1051の出力信号はI段のシフトレジスタ1061に入力される。加算器1071〜107n-kは、乗算器1052〜105n-kの出力信号とシフトレジスタ1061〜106n-k-1の出力信号とを加算する。スイッチ108は入力端子101の入力信号とシフトレジスタ106n-kの出力信号の一方を選択して出力端子109へ出力する。メモリ1041〜104n-kはアドレス1〜Iのそれぞれに乗算係数が記憶されている。この乗算係数のうち適宜の乗算係数が0に設定されている。
請求項（抜粋）：
データ1シンボル入力毎に記憶データを1段右へシフトする(n-k)個のI段のシフトレジスタと、それぞれ共通の入力信号を別々の乗算係数と乗算する(n-k)個の乗算器と、前記(n-k)個の乗算器のうち第2番目から第(n-k)番目の乗算器の各出力乗算結果と前記(n-k)個のI段のシフトレジスタのうち第1番目から第(n-k-1)番目のシフトレジスタの出力データとを別々に加算して、前記第2番目から第(n-k)番目のシフトレジスタにそれぞれ供給する(n-k-1)個の加算器と、伝送する情報シンボルの入力データと第(n-k)番目の前記シフトレジスタの出力データの一方を選択して出力端子へ出力する第1のスイッチと、該第1のスイッチを介して入力された入力データと前記第(n-k)番目の前記シフトレジスタの出力データとを加算して出力する第(n-k)番目の加算器と、該第(n-k)番目の加算器の出力データ及びリセット信号の一方を選択して前記(n-k)個の乗算器へ前記入力信号として供給する第2のスイッチと、前記出力端子へ1シンボル出力する毎に互いに独立して少なくともゼロの値を含む乗算係数を切り替えて前記(n-k)個の乗算器へ出力する乗算係数供給手段とを有し、第1番目の前記乗算器の出力乗算結果を第1番目の前記シフトレジスタに入力し、前記出力端子より情報シンボル長kで誤り訂正符号シンボル数(n-k)の各符号語をI個順次出力することを特徴とする誤り訂正符号化器。
IPC (2件)：
引用特許：
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