MOS複合静電誘導サイリスタ

発明者： ,
出願人/特許権者：
代理人 (1件)：平山一幸 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-025637
公開番号（公開出願番号）：特開平5-190840
出願日： 1992年01月16日
公開日（公表日）： 1993年07月30日
要約：

【要約】【目的】製造が容易であり且つスイッチング速度が速く、さらにゲート損失が低減でき且つゲート駆動回路が簡略化できるようにする。【構成】第1導電型高不純物密度のカソード領域(23)と、第2導電型高不純物密度のアノード領域(21)及びゲート領域(31)と、第1導電型低不純物密度のチャンネル領域(22)とから構成される静電誘導サイリスタと、カソード領域と同一の領域であるドレイン領域(23)と、チャンネル領域に隣接して形成された第2導電型のウェル領域(51)又はベース領域(53)と、ウェル領域(51)の内部又はベース領域(53)の上部に形成された第1導電型高不純物密度のソース領域(52)とから構成されるMOSトランジスタと、第2導電型高不純物密度の第1導電領域(62)と、第1導電型の第2導電領域(61)とから構成される定電圧素子とが同一基板上に集積化されている。

請求項（抜粋）：

第1導電型高不純物密度のカソード領域(23)と、第2導電型高不純物密度のアノード領域(21)及びゲート領域(31)と、第1導電型低不純物密度のチャンネル領域(22)とから少なくとも構成される静電誘導サイリスタと、前記カソード領域と同一の領域であるドレイン領域(23)と、前記チャンネル領域に隣接して形成された第2導電型のウェル領域(51)と、該ウェル領域(51)の内部に形成された第1導電型高不純物密度のソース領域(52)とから少なくとも構成されるMOSトランジスタと、第2導電型高不純物密度の第1導電領域(62)と、第1導電型高不純物密度の第2導電領域(61)とから構成される定電圧素子と、が同一基板上に集積化され、前記第1導電領域(62)と前記ソース領域(52)とが第1の高導電性配線層(231)を介して接続され、前記第2導電領域(61)と前記ゲート領域(31)とが第2の高導電性配線層(71,72)を介して接続された構造を少なくとも有する、MOS複合静電誘導サイリスタ。

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