特許

J-GLOBAL ID：200903019898474443

半導体装置およびその製造方法

発明者： 青木 英雄
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-093184
公開番号（公開出願番号）：特開平11-288935
出願日： 1998年04月06日
公開日（公表日）： 1999年10月19日
要約：

【要約】【課題】 微細化された多層配線構造を有する半導体装置の配線間あるいは半導体基板と配線との間の接続部材を信頼性よく、断線あるいは高抵抗化等を生じることなく形成する。【解決手段】 MISFETのゲート電極として機能する配線4を覆う絶縁膜8上に形成された絶縁膜11の配線溝12に配線13をダマシン法で形成し、配線13と配線18とを電気的に接続するピラー14を、絶縁膜11および配線13上に堆積したタングステン膜のフォトリソグラフィおよびエッチングによるパターニングにより形成する。ピラー14を埋め込む層間絶縁膜15にTEOS酸化膜15aおよび自己平坦性を有するSOG膜15bを用いて線間容量を低減する。

請求項（抜粋）：

半導体からなる基板またはその表面に半導体層を有する基板と、前記基板上に形成された複数の配線層とを含む半導体装置であって、前記配線層を構成する配線が、絶縁膜に形成された配線溝に埋め込まれて形成された導電性の金属部材からなり、前記基板と前記配線との間に形成された導電性の接続部材または前記配線層の間に形成された導電性の接続部材が、フォトリソグラフィによりパターニングされた柱状の金属部材からなることを特徴とする半導体装置。