特許

J-GLOBAL ID：200903019973365639

半導体集積回路

発明者： 溝口 利幸
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 上柳 雅誉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-106268
公開番号（公開出願番号）：特開2002-299460
出願日： 2001年04月04日
公開日（公表日）： 2002年10月11日
要約：

【要約】【課題】 出力測定に必要なプローブの数を出力ピン数よりも減少させ、かつ、フューズをカットする前に隣接リーク測定も行うことができる半導体集積回路を提供する。【解決手段】 外部と電気的に接続を行うための複数群の出力端子PN、PN+1、・・・と、これらの出力端子に対応する複数群の出力回路QN、QN+1、・・・と、出力テストにおいて、各群の出力回路の内の順次選択された1つの出力回路が出力信号を出力し、他の出力回路が出力をハイインピーダンス状態とするように複数群の出力回路を制御する制御回路10と、複数のフューズであって、少なくとも出力テスト及び隣接リークテストにおいて各々のフューズが1つの群の所定の出力端子と他の群の所定の出力端子との間に接続され、その後切断される複数のフューズ1、2、・・・とを具備する。

請求項（抜粋）：

外部と電気的に接続を行うための複数群の出力端子と、前記複数群の出力端子に対応する複数群の出力回路であって、各々の出力回路が、3値以上のとり得る値の内の1つの値を有する出力信号を出力するか、又は、出力をハイインピーダンス状態とする、前記複数群の出力回路と、出力テストにおいて、各群の出力回路の内の順次選択された1つの出力回路が出力信号を出力し、他の出力回路が出力をハイインピーダンス状態とするように前記複数群の出力回路を制御する制御回路と、複数のフューズであって、少なくとも出力テスト及び隣接リークテストにおいて各々のフューズが1つの群の所定の出力端子と他の群の所定の出力端子との間に接続され、その後切断される前記複数のフューズと、を具備する前記半導体集積回路。

IPC (5件)：

H01L 21/822 ,  G01R 31/28 ,  G02F 1/13 101 ,  H01L 21/82 ,  H01L 27/04

FI (4件)：

G02F 1/13 101 ,  H01L 27/04 T ,  G01R 31/28 V ,  H01L 21/82 P

Fターム (21件)：

2G132AA01 ,  2G132AB01 ,  2G132AD01 ,  2G132AD15 ,  2G132AK00 ,  2G132AK07 ,  2G132AL05 ,  2H088FA11 ,  2H088HA08 ,  2H088MA20 ,  5F038AV15 ,  5F038CA10 ,  5F038DT15 ,  5F038EZ20 ,  5F064BB31 ,  5F064BB33 ,  5F064DD46 ,  5F064FF12 ,  5F064FF27 ,  5F064FF42 ,  5F064FF46