特許
J-GLOBAL ID：200903020046041069
キャッシュメモリ
発明者：
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出願人/特許権者：
代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-275792
公開番号（公開出願番号）：特開平6-131897
出願日： 1992年10月14日
公開日（公表日）： 1994年05月13日
要約：
【要約】【目的】 ポリシリコンフューズやレーザによる回路を切断することなく、故障回路を予備回路に置き換えるキャッシュメモリ装置を提供する。【構成】 製品出荷の際のテストで不良と診断されたエントリをあらかじめプログラマブルROM23に記憶し、リセット期間にその不良エントリをエントリレジスタ14に書き込む。その後エントリレジスタ14を参照して、冗長メモリと正規メモリとのアクセスの切り換えを行う。【効果】 充分なメモリテストを行い、短いリセット期間中に故障回路と予備回路を置き換えることができる。また、アドレスのデコードと同時にレジスタの内容を比較するので予備回路をアクセスした場合でも時間を無駄に使うことがない。
請求項（抜粋）：
アドレスの一部であるタグアドレスを、前記アドレスの他の一部であるエントリアドレスに対応して記憶するタグメモリと、前記エントリアドレスに対応したデータを記憶するデータメモリと、少なくとも1つのエントリに対応した冗長タグメモリと、前記冗長タグメモリに対応した冗長データメモリと、前記エントリアドレスのうち、予め検査された結果、前記タグメモリ又は前記データメモリにおいて不良であると判断された不良エントリアドレスを記憶する不良エントリ記憶手段と、起動時に前記不良エントリアドレスを前記不良エントリ記憶手段から読み込む、前記冗長タグメモリに対応したエントリアドレス記憶手段と、外部から与えられたアドレスである外部アドレスのうち前記エントリアドレスに対応する外部エントリアドレスと、前記エントリアドレス記憶手段から得られる前記不良エントリアドレスとを比較し、両者が一致すると前記冗長タグメモリ及び前記冗長データメモリをアクセスする、前記冗長タグメモリ及び前記冗長データメモリに対応したエントリアドレス比較手段と、を備えるキャッシュメモリ。
IPC (3件)：
G11C 29/00 301
, G06F 12/08 310
, G06F 12/16 310
