特許

J-GLOBAL ID：200903020052592131

半導体不揮発性メモリセル及びその動作方法

発明者： 長谷 卓
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-233357
公開番号（公開出願番号）：特開平8-097386
出願日： 1994年09月28日
公開日（公表日）： 1996年04月12日
要約：

【要約】【目的】本発明は不揮発性メモリセルにおける情報電荷の書き換え回数の増加、動作電圧の低電圧化、更には強誘電体膜の長寿命化を図る。【構成】半導体基板上に形成された第1のMIS型FETと、前記第1のMIS型FETのゲート電極に接続される一電極上に強誘電体薄膜が形成され前記強誘電体薄膜上に対向電極が形成されたキャパシタ構造の強誘電体素子と、ソース・ドレイン領域のうちの一方の領域が前記一電極に接続されソース・ドレイン領域のうちの他方の領域が第1のビット線に接続されゲート電極が第1のワード線に接続された第2のMIS型FETと、ソース領域とドレイン領域がそれぞれ前記第1のMIS型FETのドレイン領域と第2のビット線に接続されゲート電極が第2のワード線に接続された第3のMIS型FETとで構成される。

請求項（抜粋）：

半導体基板上に形成された第1のMIS型FETと、前記第1のMIS型FETのゲート電極に接続される一電極上に強誘電体薄膜が形成され前記強誘電体薄膜上に対向電極が形成されたキャパシタ構造の強誘電体素子と、ソース・ドレイン領域のうちの一方の領域が前記一電極に接続されソース・ドレイン領域のうちの他方の領域が第1のビット線に接続されゲート電極が第1のワード線に接続された第2のMIS型FETと、ソース領域とドレイン領域がそれぞれ前記第1のMIS型FETのドレイン領域と第2のビット線に接続されゲート電極が第2のワード線に接続された第3のMIS型FETとで構成されていることを特徴とした半導体不揮発性メモリセル。

IPC (4件)：

H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 27/10 434 ,  H01L 29/78 371

引用特許：

審査官引用 (1件)

• 特開平3-166761