特許
J-GLOBAL ID：200903020100036319
複合型半導体装置とその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
高橋 明夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-120211
公開番号（公開出願番号）：特開平9-307103
出願日： 1996年05月15日
公開日（公表日）： 1997年11月28日
要約：
【要約】【課題】負電圧がドレインに印加されても負方向ドレイン電流を抑制して素子の破壊を防止する負電圧保護回路内蔵の複合型パワーMOSFETにおいて、低オン抵抗化を図ることと単体パワーMOSFETとのピン互換性を保つこと。【解決手段】縦型パワーMOSFET24と縦型パワーMOSFET25を直列に逆方向接続し、パワーMOSFET24上にソースパッド19を設け、パワーMOSFET25上にドレインパッド20を設け、さらに半導体チップ18の裏面にはドレイン端子13、ソース端子14、ゲート端子11と独立で厚さが50μm以上の導電板29を設けた。また、ボンディング工程を容易に行なうため、前記導電板29と接続されているダミー端子12をドレイン端子、ソース端子、ゲート端子と接続した状態でモールド30により封じを行ない、ダミー端子とドレイン端子、ソース端子、ゲート端子との分離を行なう製造方法を用いた。
請求項（抜粋）：
少なくとも50μmの厚さを有する導電板上に設けられると共に直列接続された第1半導体素子および第2半導体素子と、前記第1半導体素子のアクティブ領域上に設けた第1電気的接触面と、前記第2半導体素子のアクティブ領域上に設けた第2電気的接触面と、前記第1電気的接触面と電気的に接続された第1端子と、前記第2電気的接触面と電気的に接続された第2端子と、前記第1端子と前記第2端子間の導通状態を制御する第3端子とを少なくとも有することを特徴とする複合型半導体装置。
FI (3件)：
H01L 29/78 656 A
, H01L 29/78 652 Q
, H01L 29/78 656 G
