特許

J-GLOBAL ID：200903020117871181

半導体集積回路装置の製造方法

発明者： 齋藤 達之 ,  今井 俊則
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-337327
公開番号（公開出願番号）：特開2001-156169
出願日： 1999年11月29日
公開日（公表日）： 2001年06月08日
要約：

【要約】【課題】 埋込配線形成時においてプラグと配線溝との接続部で微小なボイドの発生を抑制する。【解決手段】 エッチストッパ膜11および絶縁膜12を、プラグ10と前記エッチストッパ膜11とのドライエッチングレートがほぼ同一になるようにドライエッチング技術を用いて加工する。前記プラグ10とエッチストッパ膜11とのドライエッチングレートをほぼ同一にする手法として、たとえばドライエッチングの条件に適合するエッチングガスの種類を選択する手法を用いる。

請求項（抜粋）：

(a)半導体基板の主面上に第1の絶縁膜を堆積し、前記第1の絶縁膜をエッチングして接続孔等の凹パターンを形成する工程、(b)前記接続孔の内部を含む前記絶縁膜の表面に、前記接続孔等の凹パターンを埋め込む第1の導電性膜を堆積する工程、(c)前記接続孔の外部の前記第1の導電性膜を除去して、前記接続孔等の凹パターン内に前記第1の導電性膜を残すことによりプラグまたは配線を形成する工程、(d)前記第1の絶縁膜および前記プラグまたは配線の表面に第2の絶縁膜を堆積する工程、(e)前記第2の絶縁膜をエッチングし、前記プラグまたは配線の上部の前記第2の絶縁膜に配線溝等の凹パターンを形成する工程、(f)前記配線溝等の凹パターンの内部を含む前記第2の絶縁膜の表面に、バリア導体膜を堆積する工程、(g)前記配線溝等の凹パターンの内部を含む前記バリア導体膜の表面に、前記配線溝を埋め込む第2の導電性膜を堆積する工程、(h)前記配線溝等の凹パターンの外部の前記第2の導電性膜および前記バリア導体膜を化学的および機械的に研磨して、前記配線溝等の凹パターン内に前記バリア導体膜および前記第2の導電性膜を残すことにより、配線を形成する工程、を含むことを特徴とする半導体集積回路装置の製造方法。

FI (2件)：

H01L 21/90 A ,  H01L 21/90 C

Fターム (47件)：

5F033HH04 ,  5F033HH11 ,  5F033HH21 ,  5F033HH26 ,  5F033HH27 ,  5F033HH28 ,  5F033HH29 ,  5F033HH30 ,  5F033HH32 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK11 ,  5F033KK21 ,  5F033KK32 ,  5F033MM01 ,  5F033MM02 ,  5F033MM07 ,  5F033MM12 ,  5F033MM13 ,  5F033PP15 ,  5F033PP16 ,  5F033PP19 ,  5F033PP26 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ16 ,  5F033QQ23 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ73 ,  5F033QQ75 ,  5F033RR04 ,  5F033RR06 ,  5F033RR09 ,  5F033RR11 ,  5F033SS11 ,  5F033SS15 ,  5F033TT02 ,  5F033VV06 ,  5F033XX02 ,  5F033XX09 ,  5F033XX13 ,  5F033XX14 ,  5F033XX23 ,  5F033XX27 ,  5F033XX28