特許
J-GLOBAL ID：200903020119160738
入力保護回路
発明者：
出願人/特許権者：
代理人 (1件)：
小杉 佳男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-230046
公開番号（公開出願番号）：特開平6-077416
出願日： 1992年08月28日
公開日（公表日）： 1994年03月18日
要約：
【要約】【目的】本発明は、MOS構造の半導体集積回路における入力保護回路に関し、静電気など外部からの高電圧に対し従来より高い電圧まで半導体素子を保護する。【構成】電源系,グラウンド系がウェルや基板抵抗で分離されている場合に、入力保護回路を構成するPMOS型トランジスタ、NMOS型トランジスタの各ゲートを、内部回路側の電源、グラウンドにそれぞれ接続した。
請求項（抜粋）：
各ソースが、それぞれ、内部回路側の第1の電源もしくは内部回路側の第1のグラウンドとはウェル又は基板抵抗のうちの一方もしくは他方で分離された第2の電源もしくは第2のグラウンドに接続されるとともに各ドレインが互いに接続され、該ドレインが直接にあるいは回路素子を介して入力端子と接続されるとともに該ドレインが直接にあるいは回路素子を介して内部回路と接続されてなるPMOS型トランジスタおよびNMOS型トランジスタを備えた入力保護回路において、前記PMOS型トランジスタおよび前記NMOS型トランジスタの各ゲートが、それぞれ、前記第1の電源もしくは前記第1のグラウンドに接続されてなることを特徴とする入力保護回路。
FI (2件)：
H01L 27/06 311 C
, H01L 27/06 311 A
