特許
J-GLOBAL ID：200903020132235291
半導体素子およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
植本 雅治
公報種別：公開公報
出願番号（国際出願番号）：特願平8-248925
公開番号（公開出願番号）：特開平10-075017
出願日： 1996年08月30日
公開日（公表日）： 1998年03月17日
要約：
【要約】【課題】 AsとNを同時に含んだ複数のV族元素からなるIII-V族混晶半導体層を少なくとも一層含んだ半導体素子において、低しきい値電流で温度特性が良好な構造のものにするために素子の表面をエッチング等により加工する場合にも、エッチング等により加工した素子の加工表面において生じる非発光再結合による無効電流を低減する。【解決手段】 n-AlGaAs下部クラッド層103,GaAs光ガイド層104,InGaNAs活性層105,GaAs光ガイド層106,p-AlGaAsの第1の上部クラッド層107は、この半導体素子の作製過程で、ストライプ領域以外を除去されて露出された状態となり、露出したInGaNAs活性層105の表面部分は、N原子がAs原子に置き換えられ、InGaAs層108になっている。
請求項（抜粋）：
AsとNを同時に含んだ複数のV族元素からなるIII-V族混晶半導体層を少なくとも一層含んだ半導体素子において、露出した前記半導体層表面のNがAsに置換されていることを特徴とする半導体素子。
IPC (2件)：
FI (2件)：
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