特許

J-GLOBAL ID：200903020161190485

半導体記憶装置

発明者： 櫻木 信二
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-136038
公開番号（公開出願番号）：特開2000-332211
出願日： 1999年05月17日
公開日（公表日）： 2000年11月30日
要約：

【要約】【課題】 駆動制御信号のスキューを低減し、アクセス特性の悪化を防ぐ。【解決手段】 配線基板上には、同期クロック信号端子(CLK端子)および空き端子(NCP)を備えた複数の半導体記憶回路(U0〜U8)が搭載されている。これらの半導体記憶回路のうち、5つの半導体記憶回路(U0〜U4)はCLK0によって駆動され、4つの半導体記憶回路(U5〜U8)はCLK1によって駆動される。CLK1は、半導体記憶回路(U8)のNCPの1つにも入力されている。

請求項（抜粋）：

駆動制御信号端子および空き端子を備え配線基板上に搭載された複数の半導体記憶回路を有し、該複数の半導体記憶回路が互いに異なる駆動制御信号で駆動される複数の半導体記憶回路群に分けられ、前記駆動制御信号を前記制御信号端子に入力させることで前記各半導体記憶回路をそれぞれ駆動するように構成された半導体記憶装置において、最も多数の前記半導体記憶回路を有する前記半導体記憶回路群以外の前記半導体記憶回路群では、該半導体記憶回路群における半導体記憶回路群の個数と、前記最も多数の半導体記憶回路を有する半導体記憶回路群における前記半導体記憶回路の個数との差数の前記空き端子にも前記駆動制御信号が入力されるように構成されていることを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/10 495 ,  G11C 11/401

FI (2件)：

H01L 27/10 495 ,  G11C 11/34 371 K

Fターム (7件)：

5B024AA15 ,  5B024BA21 ,  5B024BA29 ,  5B024CA21 ,  5F083GA01 ,  5F083ZA23 ,  5F083ZA25