特許

J-GLOBAL ID：200903020228426209

半導体装置およびその製造方法

発明者： 井本 努
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2001-233213
公開番号（公開出願番号）：特開2003-045898
出願日： 2001年08月01日
公開日（公表日）： 2003年02月14日
要約：

【要約】【課題】占有面積の増大を抑制し、かつ、製造工程の増加を抑制しつつ、寄生ソース・ドレイン抵抗が低減された半導体装置およびその製造方法を提供する。【解決手段】ゲート電極17下に複数の層が積層された半導体層12,13,14を有し、当該半導体層12,13,14内に、隣接する層14とのヘテロ接合により電流チャネルが形成されるチャネル層13を有する半導体装置であって、半導体層12,13,14は、ゲート電極17の近傍を上面に残して、側壁面が主面に対して傾斜を有するメサ形状を有し、半導体層12,13,14の上面を除いて、少なくとも半導体層12,13,14の側壁面に露出したチャネル層13に接するように半導体層12,13,14の側壁面上に形成されたソースあるいはドレインとなる接続層16b,16cを有する。

請求項（抜粋）：

ゲート電極下に複数の層が積層された半導体層を有し、当該半導体層内に、隣接する層とのヘテロ接合により電流チャネルが形成されるチャネル層を有する半導体装置であって、前記半導体層は、前記ゲート電極の近傍を上面に残して、側壁面が主面に対して傾斜を有するメサ形状を有し、前記半導体層の上面を除いて、少なくとも前記半導体層の側壁面に露出した前記チャネル層に接するように前記半導体層の側壁面上に形成された接続層を有する半導体装置。

IPC (3件)：

H01L 21/338 ,  H01L 29/778 ,  H01L 29/812

FI (2件)：

H01L 29/80 H ,  H01L 29/80 F

Fターム (18件)：

5F102FA00 ,  5F102FA03 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ06 ,  5F102GK04 ,  5F102GL04 ,  5F102GM04 ,  5F102GN04 ,  5F102GQ01 ,  5F102GS02 ,  5F102GT01 ,  5F102GT03 ,  5F102HC01 ,  5F102HC11 ,  5F102HC15 ,  5F102HC19