特許
J-GLOBAL ID：200903020229156264
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-206827
公開番号（公開出願番号）：特開平5-048013
出願日： 1991年08月19日
公開日（公表日）： 1993年02月26日
要約：
【要約】【目的】 複数のFETのうちの所望のFETについて、ゲート電極が形成されるリセスの構造を改良して高耐圧化を図ることを目的とする。【構成】 本発明の半導体装置は、複数段のFETのうちの高耐圧化を図りたいFET40についてのみフォトレジスト71の下にスペーサ層11を介在させ、該スペーサ層をサイドエッチングして上記フォトレジストの開口部寸法よりも大きな開口12を形成した後、該スペーサ層をマスクとして半導体活性層2をエッチングすることにより、掘込み量を一定に押さえつつ幅の広いリセス31を形成し、該リセス内にゲート電極4を形成したことを特徴とする。
請求項（抜粋）：
半導体活性層上に形成された複数段のFETを有し、これら複数段のFETのうちの高耐圧化が要求されるFETについては、ゲート電極が形成されるリセスを他のFETのリセスに比して掘込み量は実質的に同じであるが幅の広い構造としたことを特徴とする半導体装置。
IPC (5件)：
H01L 27/06
, H01L 21/28
, H01L 29/44
, H01L 21/338
, H01L 29/812
H01L 27/06 F
, H01L 29/80 F
