特許
J-GLOBAL ID：200903020234885029
半導体素子の導電線の形成方法
発明者：
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出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平7-310565
公開番号（公開出願番号）：特開平8-222634
出願日： 1995年11月29日
公開日（公表日）： 1996年08月30日
要約：
【要約】【課題】 導電線と導電線との間の絶縁膜としてフルオリンのドーピングされた酸化膜を使用する導電線の形成方法を提供する。【解決手段】 下部構造物の形成されている半導体基板10上にフルオリンのドーピングされた酸化膜16を形成する第1工程と、導電線20の形成される領域の酸化膜16を蝕刻してトレンチ1を形成する第2工程と、結果物の全表面に絶縁膜22を形成する第3工程と、結果物上に導電物質を蒸着する第4工程と、この導電物質をエッチバックしてトレンチ1内にのみ前記導電物質を残すことにより導電線20を形成する第5工程とを含むことを特徴とする。この際、導電線20はアルミニウムの含有された物質で形成され、絶縁膜22は二酸化シリコンで形成される。従って、フルオリンのドーピングされた酸化膜16とアルミニウムの含有された導電線20との間に絶縁膜22を介することで導電線20の腐食が防げる。
請求項（抜粋）：
下部構造物上にフルオリンのドーピングされた酸化膜を形成する第1工程と、導電線の形成される領域の前記酸化膜を蝕刻してトレンチを形成する第2工程と、結果物基板の全表面に絶縁膜を形成する第3工程と、結果物の基板上に導電物質を蒸着する第4工程と、前記導電物質をエッチバックして前記トレンチにのみ導電物質を残すことにより前記導電線を形成する第5工程とを含むことを特徴とする半導体素子の導電線の形成方法。
IPC (3件)：
H01L 21/768
, H01L 21/316
, H01L 21/3205
H01L 21/90 M
, H01L 21/316 M
, H01L 21/88 B
