特許
J-GLOBAL ID：200903020240306570
半導体フラッシュメモリ素子及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
笹島 富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-055117
公開番号（公開出願番号）：特開平10-261727
出願日： 1998年03月06日
公開日（公表日）： 1998年09月29日
要約：
【要約】【課題】自己整合によりコントロールゲートを形成し、低電圧下でも書き込み及び消去動作を迅速に行い得るフラッシュメモリ素子及びその製造方法を提供しようとするものである。【解決手段】ソース/ドレイン領域を有する半導体基板11と、該半導体基板11上に形成された第1 絶縁層14と、該第1 絶縁層14上の所定領域に形成された第1導電層パターン15と、該第1導電層パターン15の両方側壁に隣接して形成され、第2絶縁層16及び第3絶縁層17により覆われた第2導電層サイドワールスペーサ18と、前記各絶縁層上に形成され、前記第1導電層パターン15に連結された第3導電層パターン19と、を備えてフラッシュメモリ素子を形成する。
請求項（抜粋）：
半導体基板の表面内に、低濃度不純物領域及び高濃度不純物領域を夫々有して形成されたソース/ドレイン領域と、前記低濃度不純物領域に隣接して形成されるゲート絶縁層と前記高濃度不純物領域に隣接して形成されるトンネル絶縁層とを有してソース/ドレイン領域の上面に形成された第1絶縁層と、該第1絶縁層のゲート絶縁層の上面に形成された第1導電層パターンと、該第1導電層パターンの両方側壁に隣接し、第2絶縁層及び第3絶縁層により被覆して形成された第2導電層サイドワールスペーサと、前記各絶縁層の上面に形成され、前記第1導電層パターンに連結された第3導電層パターンと、から構成されたことを特徴とする半導体フラッシュメモリ素子。
IPC (6件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, G11C 11/34
, G11C 11/38
, H01L 27/115
H01L 29/78 371
, G11C 11/38
, G11C 11/34
, H01L 27/10 434
