特許
J-GLOBAL ID：200903020240740806
抑制回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-171451
公開番号（公開出願番号）：特開平5-022106
出願日： 1991年07月11日
公開日（公表日）： 1993年01月29日
要約：
【要約】【目的】 半導体出力回路のアンダーシュート、又はオーバーシュートの抑制を可能にする。【構成】 半導体出力回路の出力信号ノードの電位及び接地側電源ノードの電位のうちの一方のアンダーシュートを検出する第1の検出手段と、この第1の検出手段の検出出力に基づいて前記出力信号ノード及び前記接地側電源ノードのうちの一方に電流を注入する電流注入手段と、を備えていることを特徴とする。
請求項（抜粋）：
半導体出力回路の出力信号ノードの電位及び接地側電源ノードの電位のうちの一方のアンダーシュートを検出する第1の検出手段と、この第1の検出手段の検出出力に基づいて前記出力信号ノード及び前記接地側電源ノードのうちの一方に電流を注入する電流注入手段と、を備えていることを特徴とする抑制回路。
IPC (3件)：
H03K 19/003
, H03K 5/01
, H03K 17/16
