特許

J-GLOBAL ID：200903020248301690

半導体集積回路装置およびその書き込み方法

発明者： 上垣内 岳司 ,  杉前 紀久子
出願人/特許権者： 株式会社東芝
代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2005-122559
公開番号（公開出願番号）：特開2006-302411
出願日： 2005年04月20日
公開日（公表日）： 2006年11月02日
要約：

【課題】書き込み電圧を低減でき、微細化に有利な半導体集積回路装置およびその書き込み方法を提供する。【解決手段】半導体集積回路装置は、マトリクス状に設けられ、それぞれが浮遊ゲートと制御ゲートとを有する複数のメモリセルトランジスタMTを備えたメモリセルアレイ13と、前記メモリセルアレイの周辺に配置され、電流経路の一端が選択制御ゲートに接続された第1高耐圧系トランジスタTR3と、電流経路の一端が前記選択制御ゲートに隣接する第1非選択制御ゲートに接続され、前記第1非選択制御ゲートに前記メモリセルトランジスタの電流経路が導通する程度の中間電圧を印加して、前記選択制御ゲートと前記第1非選択ゲートとの間に生じた第1容量カップリングにより、前記選択制御ゲートに印加された電圧を書き込み電圧まで上昇させる第2高耐圧系トランジスタTR2とを備えた高電圧系回路領域12とを具備する。【選択図】 図1

請求項（抜粋）：

マトリクス状に設けられ、それぞれがゲート絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲートとを有する複数のメモリセルトランジスタを備えたメモリセルアレイと、 前記メモリセルアレイの周辺に配置され、電流経路の一端が選択制御ゲートに接続された第1高耐圧系トランジスタと、電流経路の一端が前記選択制御ゲートに隣接する第1非選択制御ゲートに接続され、前記第1非選択制御ゲートに前記メモリセルトランジスタの電流経路が導通する程度の中間電圧を印加して、前記選択制御ゲートと前記第1非選択ゲートとの間に生じた第1容量カップリングにより、前記選択制御ゲートに印加された電圧を書き込み電圧まで上昇させる第2高耐圧系トランジスタとを備えた高電圧系回路領域とを具備すること を特徴とする半導体集積回路装置。

IPC (7件)：

G11C 16/06 ,  H01L 27/10 ,  H01L 21/824 ,  H01L 27/115 ,  H01L 29/792 ,  H01L 29/788 ,  G11C 16/04

FI (5件)：

G11C17/00 633D ,  H01L27/10 481 ,  H01L27/10 434 ,  H01L29/78 371 ,  G11C17/00 622E

Fターム (21件)：

5B125BA02 ,  5B125CA03 ,  5B125DB12 ,  5B125EA05 ,  5B125EB01 ,  5B125EC04 ,  5B125EC05 ,  5B125FA02 ,  5F083EP02 ,  5F083EP23 ,  5F083EP76 ,  5F083ER03 ,  5F083ER22 ,  5F083GA09 ,  5F083LA05 ,  5F101BA01 ,  5F101BB05 ,  5F101BD27 ,  5F101BD34 ,  5F101BE05 ,  5F101BE14

引用特許：

出願人引用 (1件)

• 特平開10-302488号公報 明細書