特許

J-GLOBAL ID：200903020249153067

データとクロックの位相調整回路

発明者： 本田 直人
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-116871
公開番号（公開出願番号）：特開平11-313051
出願日： 1998年04月27日
公開日（公表日）： 1999年11月09日
要約：

【要約】【課題】 長い時間におけるクロックの変動や位相関係の大きな変動に対し、物理量が限られてしまう遅延部であっても、データとクロックの位相関係を保証する位相調整回路を提供する。【解決手段】 データを多段数の第1の遅延手段により遅延をかけ、複数の単位遅延位相差データをクロックで取り込み、データの位相変化に対応して位相を進ませるか、遅らせるかの位相調整信号を出力する位相調整回路において、クロックまたはデータの位相変動により選択される遅延段数が遅延段数の最大段数または最小段数を越える場合に、遅延段数から最適な位相条件にジャンプする1クロック長遅延段数を求め、それにより位相調整を行い、その時に起こるビットシフトをシフトレジスタによりシフトされたデータを選択することでデータのビット抜けを防ぐ。

請求項（抜粋）：

データを多段数の第1の遅延手段により遅延をかけ、複数の単位遅延位相差データをクロックで取り込み、データの位相変化に対応して位相を進ませるか、遅らせるかの信号を出力し、クロックに対し最適な位相を選択するデータとクロックの位相調整回路において、クロックまたはデータの位相変動により選択される遅延段数が前記第1の遅延手段により構成する遅延段数の最大段数または最小段数を越える場合に、第2の遅延手段により最適な位相遅延段数にジャンプする遅延段数である1クロック長遅延段数を判別する1クロック長判別手段と、前記1クロック長遅延段数を受け、前記第1の遅延手段の出力の値からクロックに対し最適な位相条件にある遅延段数を選択する選択手段を有し、遅延段数の最大段数または最小段数を越える場合に起こるデータのビット抜けを防ぐことを特徴とするデータとクロックの位相調整回路。

IPC (3件)：

H04L 7/02 ,  H03K 5/00 ,  H03L 7/06

FI (3件)：

H04L 7/02 Z ,  H03K 5/00 G ,  H03L 7/06 B