特許
J-GLOBAL ID：200903020267802293
半導体装置の製造方法
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平8-338589
公開番号（公開出願番号）：特開平10-177944
出願日： 1996年12月18日
公開日（公表日）： 1998年06月30日
要約：
【要約】【課題】 アライメントマークを構成するライン状マークを微細な幅の複数のスリットで構成することにより、パターンエッジの形状を垂直に維持し、アライメント精度の向上を図る。【解決手段】 半導体基板2上の酸化膜4に微細な間隔をおいて互いに平行する複数のスリット21からなるライン状マーク22を所定の間隔で互いに平行して形成し、ライン状マーク22のスリット21及び酸化膜4上にタングステン層23を形成し、酸化膜4上のタングステン層23を除去するとともにスリット21内のタングステン層23を所定レベルまで除去し、タングステン層23の除去された酸化膜4及びスリット21にアルミ層24を所定の厚さに形成してアライメントマーク25を形成する。
請求項（抜粋）：
半導体基板の酸化膜に埋め込みプロセスで形成したアライメントマークを有する半導体装置の製造方法であって、前記半導体基板の酸化膜に微細な間隔をおいて互いに平行する複数のスリットからなるライン状マークを所定の間隔で互いに平行して形成する第1の工程と、前記ライン状マークのスリット及び前記酸化膜上に埋め込み材により埋め込み層を形成する第2の工程と、前記酸化膜上の埋め込み層を除去するとともに前記スリット内の埋め込み層を所定レベルまで除去する第3の工程と、前記埋め込み層の除去された酸化膜及びスリットに金属層を所定の厚さに形成してアライメントマークを形成する第4の工程と、を備えることを特徴とする半導体装置の製造方法。
IPC (2件)：
FI (2件)：
H01L 21/30 502 M
, G03F 9/00 H
