特許
J-GLOBAL ID：200903020290436598
ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
頓宮 孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-347635
公開番号（公開出願番号）：特開平5-283639
出願日： 1992年12月28日
公開日（公表日）： 1993年10月29日
要約：
【要約】【目的】 従来技術の密度制限がなくなった高密度基板プレート・トレンチ(SPT)DRAMセル・メモリ・デバイス及びその製造方法を提供すること。【構成】 深いトレンチ・キャパシタに隣接して埋設領域(32)を形成し、それによってDRAM伝達FETの基板領域が半導体基板上の他のFETから電気的に分離できるようにする。埋設領域は、その周囲に沿ってリーチ・スルー領域(34)と接触し、分離が完成する。この両領域が組み合わさって、デバイスの寄生効果がよりよく制御されるために、電荷損失が減少する。
請求項（抜粋）：
第1の導電型の第1の領域を有する半導体基板と、各々のセルが、記憶キャパシタに結合されたアクセス・トランジスタを備え、各セルのトランジスタが前記半導体基板の第2の領域に形成され、各アクセス・トランジスタが制御電極とデータ線接点と記憶ノードとチャネル領域とを有する、動的メモリ・セルの少なくとも1つのアレイと、前記基板中の複数のトレンチ内に形成され、各々のキャパシタが誘電絶縁体で分離された信号記憶ノードと基準電圧ノードを含み、各キャパシタの前記基準電圧ノードが前記基板に接続され、各キャパシタの前記記憶ノードが前記アクセス・トランジスタのうちの1つの対応する記憶ノードに接続されている、複数の信号記憶キャパシタと、前記1つのアレイ内の前記アクセス・トランジスタのすべてのチャネル領域を、前記基板の前記第1領域から物理的かつ電気的に分離する手段と、前記基板の第1、第2、第3の領域をそれぞれ異なる第1、第2、第3の基準電圧でバイアスする手段とを備え、前期分離する手段は前記第1領域と逆の導電型の第3の領域を含み、前記第3領域が前記第1領域と第2領域の間に形成されて前記トレンチのすべてと交差している、ダイナミック・ランダム・アクセス・メモリ・デバイス。
IPC (2件)：
引用特許：
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