特許
J-GLOBAL ID：200903020303410100
DRAMの制御装置およびそのDRAM
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平8-181691
公開番号（公開出願番号）：特開平10-011348
出願日： 1996年06月24日
公開日（公表日）： 1998年01月16日
要約：
【要約】【課題】 リフレッシュによるDRAMアクセスの待機状態を回避し,システム全体の処理動作速度の向上を図ること。【解決手段】 各々同一のアドレス空間を有するDRAMブロック110,111と,各々異なるリフレッシュ発生時間が設定されているリフレッシュタイマ101,102と,データ制御のためのデータバッファ108と,アクセスとリフレッシュとを調停するアービタ103と,アービタ103の出力信号により所定の制御信号を生成するタイミング生成回路104と,アービタ103の出力信号によりDRAMブロック110,111に対応するアドレスを保持するアドレスバッファ106,107とを備え,アービタ103が,アクセスとリフレッシュとが同時に発生,または既にアクセス中の場合,DRAMブロック110にはリフレッシュを,DRAMブロック111にはアクセスを実行させる。
請求項（抜粋）：
データの読み出し/書き込みのアクセス動作が行われ,それぞれ同一のアドレス空間を有する第1および第2のDRAMブロックと,前記第1および第2のDRAMブロックに対し,それぞれ異なるリフレッシュ要求の発生時間が設定されている第1および第2のリフレッシュタイマと,前記第1および第2のDRAMブロックのアクセス動作時のデータを制御するための第1のデータバッファと,前記アクセス動作と前記第1および第2のリフレッシュタイマからのリフレッシュ動作とを調停する調停手段と,前記調停手段の出力信号に基づいて前記第1および第2のDRAMブロックに対して所定の制御信号を生成するタイミング生成手段と,前記調停手段の出力信号に基づいて前記第1および第2のDRAMブロックに対応するアドレスを保持する第1および第2のアドレス保持手段と,を備え,前記調停手段が,前記アクセス動作および前記第1のリフレッシュタイマからのリフレッシュ動作が同時に発生した場合,あるいは既にアクセス動作を実行中である場合,前記第1のDRAMブロックに対してはリフレッシュ動作を,前記第2のDRAMブロックに対してはアクセス動作を実行させることを特徴とするDRAMの制御装置。
IPC (2件)：
G06F 12/00 550
, G11C 11/406
G06F 12/00 550 B
, G11C 11/34 363 K
, G11C 11/34 363 G
