特許

J-GLOBAL ID：200903020308609304

半導体装置の製造方法

発明者： 長山 哲治
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-188902
公開番号（公開出願番号）：特開2000-021827
出願日： 1998年07月03日
公開日（公表日）： 2000年01月21日
要約：

【要約】 (修正有)【課題】STIによる素子分離領域が形成された半導体装置において、トレンチ端部の落ち込みを低減することにより、ゲート加工マージンを確保でき、また、トランジスタ特性の変動を抑制できる半導体装置の製造方法を提供する。【解決手段】素子分離用溝36に絶縁体を埋め込んで素子分離絶縁膜38を形成する工程と、前記絶縁体に比較してエッチング速度の遅い第1の耐腐食層42と、さらにエッチング速度の遅い第2の耐腐食層43を積層する工程と、少なくとも1つの素子形成領域上の第2の耐腐食層43に選択的に開口を設け、前記開口を介して前記第1の耐腐食層42および前記素子分離絶縁膜38をエッチングして除去する工程と、第1および第2の耐腐食層を除去し、基板上の素子分離絶縁膜を研磨して除去する工程とを有する半導体装置の製造方法。

請求項（抜粋）：

半導体基板上に複数の素子形成領域を含有する半導体装置の製造方法において、前記半導体基板上に犠牲膜を形成する工程と、前記半導体基板の前記犠牲膜が形成された領域内に、前記素子形成領域を分離するための素子分離用溝を形成する工程と、前記素子分離用溝に絶縁体を、一部が前記半導体基板の基板面上に突出するように埋め込んで素子分離絶縁膜を形成する工程と、全面に、前記絶縁体に比較してエッチング速度の遅い材料からなる第1の耐腐食層を形成する工程と、全面に、前記第1の耐腐食層に比較してエッチング速度の遅い材料からなる第2の耐腐食層を形成する工程と、少なくとも1つの素子形成領域上の前記第2の耐腐食層を選択的に除去して、前記第2の耐腐食層に開口を設ける工程と、前記開口を介して、前記第1の耐腐食層および前記素子分離絶縁膜を順次エッチングして除去する工程と、前記第1および第2の耐腐食層を除去する工程と、前記基板面上に突出した前記素子分離絶縁膜を、研磨して除去する工程とを有する半導体装置の製造方法。

IPC (2件)：

H01L 21/304 622 ,  H01L 21/76

FI (2件)：

H01L 21/304 622 X ,  H01L 21/76 L

Fターム (14件)：

5F032AA35 ,  5F032AA44 ,  5F032AA45 ,  5F032AA77 ,  5F032BA02 ,  5F032CA17 ,  5F032DA03 ,  5F032DA04 ,  5F032DA23 ,  5F032DA24 ,  5F032DA33 ,  5F032DA53 ,  5F032DA74 ,  5F032DA78